CC BY
89Компоненты и технологии, № 8'2002
Stratix - новый уровень
системной интеграции от Altera
Иосиф Каршенбойм
Введение
Новое изделие фирмы Altera — устройство Stratix™ — представляет собой новый прорыв в разработке высокоэффективной программируемой логики. Семейство Stratix стало первым семейством программируемых логических устройств (PLD), специально созданных для того, чтобы разрабатывать проект на основе отдельных блоков. Впервые при помощи программного обеспечения Quartus® II
Таблица 1. Характеристики Stratix
Свойства Описание
Быстродействующая архитектура Новая структура маршрутизации, которая обеспечивает новую методологию проектирования системы, основанную на применении частичных блоков для получения максимальной производительности системы
Память TriMatrix Встроенные блоки памяти RAM трех размеров, имеющие суммарный объем памяти до 10 Мбит, полосу пропускания для памяти до 12 Тбит/с при тактовой частоте передачи данных более чем 300 МГц
Блоки DSP Предсказуемая производительность до 2,0 GMACS на блок DSP при 250 МГц
Высокоскоростные стандарты ввода-вывода и быстродействующие интерфейсы Поддержка для быстродействующих стандартов ввода-вывода и быстродействующих интерфейсов типа 10 Гбит Ethernet (XSBI), SfI-4, POS-PHY Level 4, HyperTransport™, RapidIO™ и UTOPIA Level 4 до скорости 840 Mбит/с, так же, как и поддержка для расширенных интерфейсов внешних устройств памяти
Схема управления синхрочастотой До 40 системных синхрочастот и до 12 PLLs с функциями переключения синхрочастоты, реконфигурации PLL, тактирование с уменьшенным излучением, синтез частоты, программируемая задержка и сдвиг частоты
Технология Terminator™ Установка на кристалле режимов последовательного, параллельного и дифференциального терминирования, программирование соответствующего импеданса драйвера
Дистанционная модификация Возможность дистанционной модификации конфигурации PLD в реальном масштабе времени
Сокращение стоимости при переходе к HardCopy™ Сокращение стоимости при переходе от устройств Stratix к устройствам HardCopy™.
Таблица 2. Краткий обзор семейства Stratix
Feature EP1S10 EP1S20 EP1S25 EP1S30 EP1S40 EP1S60 EP1S80 EP1S120
LEs 10 570 18 460 25 660 32 470 41 250 57 120 79 040 114140
M512 RAM Blocks (512 bits + parity) 94 194 224 295 384 574 767 1,118
M4K RAM Blocks (4 Kbits + parity) 60 82 138 171 183 292 364 520
MegaRAM Blocks (512 Kbits + parity) 1 2 2 4 4 6 9 12
Total RAM Bits 920,448 1,669,248 1,944,576 3,317,184 3,423,744 5,215,104 7,427,520 10,118,016
DSP Blocks 6 10 10 12 14 18 22 28
Embedded Multipliers* 48 80 80 96 112 144 176 224
PLLs 6 6 6 10 12 12 12 12
Maximum User I/O Pins 422 582 702 726 818 1,018 1,234 1,310
Available Packages 672-Pin Ball-Grid Array 672-Pin 780-Pin FineLine™ BGA 672-Pin BGA 672-Pin 780-Pin FineLine™ BGA 672-Pin BGA 672-Pin 780-Pin 1,020-Pin FineLine™ BGA 956-Pin BGA 780-Pin 1,020-Pin FineLine™ BGA 956-Pin BGA 1,020-Pin 1,508-Pin FineLine™ BGA 956-Pin BGA 1,020-Pin 1,508-Pin FineLine™ BGA 956-Pin BGA 1,508-Pin 1,923-Pin FineLine™ BGA 1,923-Pin FineLine BGA
Device availability Now Q4 2002 Now Q4 2002 Q4 2002 First half of 2002 September 2002 First half of 2002
Примечание: * В таблице указано общее количество встроенных умножителей 9x9.
проектировщики могут оптимизировать разработки частичных блоков и формировать их в виде индивидуальных блоков, составляющих различные части проекта даже тогда, когда блоки, составляющие проект, будут перемещены по кристаллу или объединены с другими, также предварительно оптимизированными частичными блоками.
Устраняя отнимающий много времени процесс повторной оптимизации размещения при системной интеграции, устройства Stratix значительно расширяют преимущества по показателю time-to-market для высокоплотной программируемой логики.
Благодаря применению новой структуры логической ячейки, устройства Stratix позволяют производить размещение на кристалле с гораздо более высокой плотностью по сравнению с предыдущими архитектурами даже без дополнительной оптимизации проекта.
Устройства Stratix основаны на 1,5-вольтовом SRAM-процессе 0,13 мкм со слоями медной металлизации и с количеством логических элементов (LEs) в пределах от 10 570 до 114 140. Семейство Stratix имеет до 10 Мбит встроенного ОЗУ со структурой памяти TriMatrix™. Структура памяти TriMatrix оптимизирована для высокой скорости чтения и записи и имеет три размера блоков памяти, предназначенных для различных применений. Устройства Stratix включают в себя до 28 блоков обработки цифровых сигналов (DSP), которые повышают эффективность приложений, требующих арифметических операций. Блоки DSP могут быть включены как умножители или как умножители с накоплением, что обеспечивает увеличение эффективности при одновременном увеличении скорости обработки данных и существенно сберегает ресурс, занимаемый на кристалле проектом пользователя. На кристалле также может находиться до 12 схем автоподстройки частоты (PLLs). Цепи синхронизации могут иметь до 40 системных синхрочастот. Устройства Stratix поддерживают множество стандартов ввода-вывода, как для передачи сигналов по однопроводным соединительным линиям, так и по дифференциальным линиям. Таким образом, данные устройства находятся на новом уровне системной интеграции для system-on-a-programmable-chip проектов (SOPC). Таблица 1 описывает основные характеристики устройств Stratix. В таблице 2 показан краткий обзор семейства Stratix.
Поскольку общая производительность устройства Stratix значительно увеличилась и, кроме того, применение блоков DSP позволило значительно повысить производительность именно по приложениям
Компоненты и технологии, № 8'2002
цифровой обработки сигналов, то необходимо более подробно остановиться на сравнении решений, применяемых для обработки приложений DSP. Разработчики, реализуя различные приложения DSP, могут осуществить обработку сигналов на следующих аппаратных средствах: процессоры DSP, ASSP, ASIC и PLD.
Процессоры DSP
Традиционно, разработчики выбирали DSP для обработки сигналов. Процессоры DSP имеют стандартную архитектуру, что делает их легко перестраиваемыми при реализации новых приложений. Преимущество DSP в том, что они гибки и могут использоваться для приложений фильтрации или модуляции, при этом меняется только программный код процессора. Однако их гибкость, в конечном счете, и ограничивает их системную эффективность. Исторически процессоры DSP имели только один умножитель, однако сегодня некоторые из них имеют до 8 умножителей. Для вычисления результата обычно используется итерационное вычисление, состоящее из 2-8 операций умножения, и на них тратится соответствующее количество циклов синхрочастоты. Поэтому процессоры DSP больше всего подходят для обработки сигналов в системах со средней и низкой производительностью. Множество процессоров DSP имеет умножители со специальными командами, ускоряющими математические вычисления, однако и они не всегда успевают производить вычисления в реальном масштабе времени.
Стандартные интегральные схемы, выполняющие определенную функцию — ASSP
Специализированные микросхемы ASSP (Application-specific standard products) и ASIC разработаны для того, чтобы выполнять определенную функцию, они эффективнее и дешевле, чем процессоры DSP. Эти качества делают их привлекательными для проектировщиков. Поскольку ASSP — полузаказные интегральные схемы, исполняющие определенные функции, например фильтр FIR или IIR, то их эффективность выше, чем у других аппаратных решений. Однако, если есть изменения в самом приложении DSP, то ASSP должны быть перепроектированы, так как они имеют неизменяемую внутреннюю структуру.
Заказные интегральные схемы, выполняющие определенную функцию — ASIC
ASIC (Application-specific integrated circuits) — это заказные микросхемы, они обеспечивают решение, определяемое пользователем, и это решение имеет относительно низкую стоимость. Но их основной недостаток в том, что они требуют много времени для реализации проекта (от одного года до полутора лет) и требуют, чтобы изделие, полученное в результате разработки, имело определенный минимум продаж для того, чтобы оправдать затраты, возникающие при разработке.
Register chain routing from previous LE
LAB-whide Synchronous
Register Bypass
Рис. 1. Базовая логическая ячейка
Даже небольшие изменения проекта несут дополнительные затраты и конечный результат достигается за еще большие сроки.
PLD
Для аппаратуры, выпускающейся небольшими партиями, или в «быстрых» секторах рынка, где важны сроки реализации, PLD имеют существенные преимущества перед DSP, ASSP и ASIC. Проектировщики могут сконфигурировать логику PLD так, чтобы производить сложную обработку данных. Вычислительный узел может быть выполнен так, чтобы данные обрабатывались последовательно, подобно процессорам DSP, или может быть разработан для одновременного проведения большого числа вычислений. В таком варианте PLD имеют гораздо большую эффективность, чем DSP, выполняя эквивалент сотен команд сразу. В отличие от ASSP и ASIC, PLD обеспечивают большую гибкость, что позволяет производить любые изменения проекта без существенных потерь по времени.
Базовая логическая ячейка
Поскольку в настоящее время серия APEX II еще не получила достаточно широкого распространения и недостаточно представлена в литературе, то описание логического элемента серии Stratix целесообразно провести в сравнении с логическим элементом, применявшимся в предыдущих сериях FLEX, MAX, APEX и ACEX.
Логический элемент
Самый маленький блок логики в архитектуре Stratix — логический элемент (LE, рис. 1). Он обеспечивает расширенные возможности по сравнению с традиционным логическим элементом. Каждый элемент, как и в предыдущих сериях устройств, содержит четырехвходовую таблицу LUT, которая является функциональным генератором, и может осуществлять любую функцию из четырех переменных. Кроме того, каждый элемент содер-
жит программируемый регистр и цепочку переноса со способностью выбора переноса.
Теперь об отличиях от LE, применявшихся в предыдущих сериях. На вход цепи переноса поступает не только основной сигнал от другой LE — Lab Carry-In, но и еще два сигнала — Carry-In0 и Carry-In1. Схема управления выбирает нужный сигнал, и, таким образом, ускоряется процесс формирования переноса в длинной цепочке. Цепь переноса так же формирует основной выходной сигнал переноса, как в предыдущих сериях устройств, и, кроме этого, формирует еще два сигнала — Carry-0ut0 и Carry-Out1.
Каждый LE передает свои сигналы по всем линиям связи: локальной линии, по строке, по столбцу, по цепочке LUT, по цепочке регистров и по прямым связям.
Программируемый регистр каждого LE может быть сконфигурирован для работы в режиме D, T, JK или SR. Каждый регистр имеет вход данных, асинхронные входы для загрузки данных, вход синхрочастоты, вход разрешения синхрочастоты, вход сброса, и вход асинхронной загрузки/предустановки. Глобальные сигналы, входы ввода-вывода общего назначения или любая внутренняя логика могут управлять синхрочастотой и сигналом сброса. Входами разрешения синхрочастоты, предустановки, асинхронной загрузки и асинхронными данными могут управлять как входы ввода-вывода общего назначения, так и внутренняя логика.
Каждый LE имеет три выхода, которые управляют локальной линией связи, линией связи по строке и по столбцу. LUT или выход регистра могут управлять этими тремя выходами независимо, то есть LUT может управлять одним выходом, в то время как регистр управляет другим выходом. Эта особенность, называемая упаковкой регистра, улучшает использование устройства, потому что устройство может использовать регистр и LUT для различных несвязанных функций. Другой специальный упаковочный режим позволяет выходу регистра подавать сигналы назад в LUT. Это обеспечивает улучшение размещения проекта на кристалле.
Компоненты и технологии, № 8'2002
Цепочка сигналов LUT и цепочка сигналов регистров
В дополнение к трем общим выходам, из LE в пределах LAB выходит цепочка сигналов и цепочка сигналов регистров. Цепочка сигналов LUT позволяет собирать несколько LUT в единую цепь каскадом в соответствии с требуемой разрядностью входных функций, но в пределах одного и того же LAB. Аналогично, цепочки сигналов регистров позволяют формировать каскадную цепь из регистров в пределах того же самого LAB. Выход цепочки регистра позволяет LAB использовать LUT только для отдельной комбинаторной функции, а регистр можно использовать для выполнения регистра сдвига, не связанного с комбинаторной функцией. Эти ресурсы ускоряют подключения между LAB при экономии локального ресурса связи.
Сигнал addnsub динамически управляет режимом работы сумматора-вычитателя в LE, он сохраняет логические ресурсы, используя один набор LE, чтобы осуществлять суммирование и вычитание.
Элемент ввода-вывода
Элемент ввода-вывода, примененный в устройствах Stratix (рис. 2), также имеет значительные отличия от аналогичных элементов ввода-вывода, применявшихся в предыдущих сериях. Теперь элемент ввода-вывода имеет несколько триггеров, что позволяет поддерживать стандарты двойной скорости данных относительно частоты, стробирующей эти данные. Примененное схемное решение позволяет более компактно размещать проект на кристалле и увеличивает производительность устройства. В состав элемента ввода-вывода также входят цепи терминирования. Режим терминирования описан ниже.
Новые решения, позволяющие получить высокую полосу пропускания
Семейство устройств Stratix было разработано для того, чтобы удовлетворить все более растущие требования по полосе пропускания данных для быстродействующих систем. Все аспекты полосы пропускания увеличены: полная полоса пропускания памяти, полоса пропускания арифметических блоков, выполняющих приложения DSP, полоса пропускания ввода-вывода и, как следствие, общая эффективность.
Значительное повышение производительности было достигнуто благодаря применению новой структуры маршрутизации — MultiTrack™, которая имеет значительно более высокую эффективность, чем любая другая предыдущая архитектура.
Структура MultiTrack™, объединяющая логические блоки, память TriMatrix, блоки DSP и быстродействующие интерфейсы ввода-вывода представляют собой лучшую возможную системную интеграцию для того, чтобы соответствовать всем требованиям систем с высокой полосой пропускания.
Память TriMatrix
Устройства Stratix имеют структуру памяти TriMatrix, составленную из встроенных блоков памяти RAM трех размеров. Блоки M512 имеют 512 битов памяти, блоки M4K — 4 кбит, а блоки MegaRAM™ — 512 кбит, причем каждый из них может быть сконфигурирован так, чтобы выполнять различные заданные пользователем функции. В режиме двухпортовой памяти, блок RAM способен выполнять любую комбинацию одновременного чтения и записи по каждому из ее двух портов. В режиме переменной разрядности блок RAM может иметь различную разряд-
Logic Array
ОЕ -
Output А -
Output В
Input А Input В
ОЕ Register
ОЕ Register
■a
Output Register
hhd q
>
Output Register
-►Id q
>
C£
nput Register
0
Ct.
Рис. 2. Структура выходного элемента
D Q ► D Q
> ENA
Ot
ность при чтении и записи. Все блоки памяти в устройствах Stratix теперь полностью синхронны. Чтобы ввести в схему регистры ввода и вывода, нет необходимости использовать какие-либо дополнительные ресурсы, так как для этой цели могут быть использованы регистры ввода-вывода блока памяти Stratix.
В устройстве Stratix блоки RAM имеют различные состояния после включения питания. В устройствах APEX и APEX II все блоки RAM при включении питания или инициализируются, если используется файл инициализации памяти (.MIF), или устанавливаются в ноль. В устройстве Stratix выходы блоков RAM M512 и M4K при включении питания всегда устанавливаются в ноль, даже если используется файл инициализации памяти (.MIF). Блоки памяти MegaRAM не поддерживают файлы инициализации памяти, поэтому они не могут быть инициализированы данными при загрузке устройства при включении питания. Выходы блока MegaRAM при включении питания всегда устанавливаются в неизвестное состояние.
Функциональные возможности FIFO слегка отличаются от устройств APEX и APEX II. Функции очереди FIFO, реализуемые в устройствах Stratix, не будут поддерживать одновременное чтение и запись в пустую очередь FIFO. Режим LPM_SHOWAHEAD также не поддерживается при размещении буфера FIFO в устройствах Stratix. Для устройства APEX при выборе режима работы FIFO LPM_SHOWAHEAD буфер FIFO будет использоваться в режиме «read-acknowledge», то есть первые данные, записанные в FIFO, немедленно будут переданы на выход FIFO. Различие в поддержке для этого режима происходит из-за синхронной природы новой структуры RAM. Все остальные функции FIFO для устройств APEX и APEX II полностью совместимы с архитектурой Stratix.
Программное обеспечение Quartus II поддерживает режим перемещения проектов от устройств APEX и APEX II к устройствам Stratix. Это значительно упрощает процесс преобразования функций памяти к новой архитектуре.
Каждый встроенный блок RAM в памяти TriMatrix используется для различных приложений:
• Блоки M512 могут использоваться для FIFO небольшого объема;
• Блоки M4K могут использоваться, чтобы хранить поступающие данные от многоканальных протоколов ввода-вывода;
• Блоки MegaRAM могут использоваться для приложений, требующих значительных объемов памяти, например, буферизация пакета протокола Internet или как память для хранения кодов встроенного процессора Nios.
Все блоки памяти имеют дополнительные
биты четности для контроля достоверности информации, имеют возможность работать в режиме встроенного регистра сдвига и переменной разрядности, а также поддерживают режим переключаемой синхрочастоты. Дополнительно блоки M4K и MegaRAM поддерживают реальный двухпортовый режим и режим разрешения выбора байта для операций записи.
Компоненты и технологии, № 8'2OO2
Таблица З
Название блока M512 M4K MegaRAM
Объем памяти в блоке 512 бит 4 кбит 512 кбит
Число блоков До 1 118 До 520 До 12
Функции, выполняемые блоком • Регистр сдвига • Буфер FIFO небольшого объема • Линия задержки для фильтра FIR • Обработка пакета ячейки АТМ • Ячейка памяти для запоминания заголовков пакетов • Выполнение функций, необходимых для работы с каналом передачи данных • Память программ для встроенных процессоров • Буферизация пакета 1Р • Системный кэш • Буфер для видеофрейма • Память данных для эхоподавителя • Память кодов для встроенных процессоров
Память устройства TriMatrix имеет объем до 10 Мбит и имеет полосу пропускания до 12 Тбит/с — данные устройства имеют самую высокую полосу пропускания памяти среди всех семейств PLD. И именно поэтому структура памяти TriMatrix делает семейство Stratix идеальным выбором для приложений, требующих значительных объемов памяти (табл. 3).
Блоки DSP
Программируемые блоки DSP в устройствах Stratix — это быстродействующие встроенные арифметические блоки, которые оптимизированы для широкого спектра приложений: телекоммуникаций, систем обработки речи и мультимедиа. Такие блоки особенно необходимы в задачах, которые требуют высокой производительности при обработке данных. Блоки DSP могут осуществлять ряд типичных функций DSP, например, фильтр с конечной импульсной характеристикой (FIR), функцию быстрого преобразования Фурье (FFT) и т. д.
Блоки DSP значительно повышают эффективность выполнения приложений, требующих большого объема арифметических вычислений. При этом не расходуются другие ресурсы кристалла, например логические ячейки. Применение блоков DSP для осуществления вычислительных операций позволяет получить высокопроизводительную систему. Блоки DSP Stratix состоят из аппаратных умножителей, сумматоров-вычитателей, аккумуляторов и регистрового конвейера. Они могут работать на частотах до 250 МГц, обеспечивая при этом эффективную производительность до 2.0 GMACS на блок DSP. Устройство, имеющее до 28 блоков DSP, может обеспечить суммарную производительность, более чем в 10 раз превышающую производительность передовых сигнальных процессоров.
Поскольку блоки DSP в устройстве Stratix расположены в отдельно выделенной схеме (рис. 3), то они могут развивать максимальную производительность.
Каждое устройство Stratix имеет две колонки блоков DSP, которые эффективно осуществляют умножение, умножение с накоплением (MAC) и функции фильтрования. Каждый блок DSP может быть сконфигурирован так, чтобы поддержать умножение 9x9, 18x18 и 36x36. Сигналы с выходов умножителей могут быть поданы на сумматор или блок аккумулятора, в зависимости от эксплуатационного режима блока DSP. Кроме того, можно использовать входные регистры блока DSP как регистры сдвига для эффективной работы в задачах типа фильтра FIR. При увеличении
Таблица 4. Возможности блока DSP
Программируемый элемент Выполняемые функции
Умножитель • умножение 9x9, 18x18 и 36x36; • арифметика с плавающей запятой; • знаковые и беззнаковые операции; • полная точность во всех режимах; • дополнительный регистр сдвига на входе
Сумматор/вычитатель/ аккумулятор • динамическое переключение между режимом сумматора и вычитателя; • 9, 18 или 36-битовые операции для сумматора и вычитателя; • аккумулятор на 52 бит; • знаковые и беззнаковые операции
Блок суммирования суммирование до четырех значений в одном цикле синхрочастоты
Комплексная функция сдвига сдвиговый регистр, переключатель, декодирование
Optional
Optional
Registers pipe|in(>
L_ Registers
ї>«
Optional
Output
Registers
+-£
£
+-Z -
Summation Unit n |
I Adder/Subtractor/ Accumulator
Рис. З. Архитектура блока DSP
числа логических ячеек в устройстве пропорционально увеличивается и число блоков DSP в каждой колонке (табл. 4).
Стандарты ввода-вывода для высокоскоростных систем и быстродействующие интерфейсы
Устройства Stratix поддерживают ряд стандартов ввода-вывода по передаче сигналов — как по однопроводным линиям связи, так и по дифференцированным линиям. Это позволяет легко связывать устройства Stratix по различным интерфейсам с объединительными платами, с шинами хост-процессоров, с устройствами памяти и трехмерными графическими контроллерами. Проектировщики могут использовать совокупную полосу пропускания устройств Stratix до 600 Гбит/с и доступ к 116 быстродействующим каналам ввода-вывода. Каждый из этих каналов ввода-вывода имеет выделенные схемы преобразования параллельного интерфейса в последовательный и наоборот — serializer/deserializer (SERDES) — для поддержания быстродействующих стандартов интерфейса (табл. 5). Эта поддержка делает устройства Stratix идеальным решением для законченной системной интеграции.
Поддержка стандартов ввода-вывода для дифференциальных сигналов
Устройства Stratix поддерживают формат передачи данных True-LVDS™ для связи по интерфейсам LVDS, LVPECL, PCML, и Hyper-Transport для дифференцированных стандартов ввода-вывода, а также для дифференцированных сигналов по HSTL и SSTL. Семейство устройства Stratix имеет до 116 быстродействующих дифференцированных входов и 116 каналов дифференцированных выходов, а также до 80 каналов, оптимизированных для операций на 840 Мбит/с.
Поддержка стандартов ввода-вывода для однопроводных сигналов
Устройства Stratix поддерживают стандарты ввода-вывода для однопроводных сигналов типа LVTTL, LVCMOS, SSTL, HSTL, GTL, GTL+, PCI-X, AGP и CTT для связи с другими устройствами на плате. Устройства, использующие однопроводные стандарты ввода-вывода, обеспечивают более высокую нагрузку при работе, чем работающие по дифференцированным стандартам, и поэтому они необходимы при работе с современными устройствами памяти, типа памяти с двойной скоростью чтения данных (DDR) SDRAM и с устройствами памяти SRAM, имеющими нулевое время для разворота шины при чтении (zerobus turnaround — ZBT).
Таблица 5. Стандарты ввода-вывода и интерфейсы, поддерживаемые устройствами Stratix
Название Стандарты ввода-вывода для однопроводной линии связи Стандарты ввода-вывода для дифференцированной линии связи Интерфейсы внешней памяти
Электрические стандарты LVTTL, LVCMOS, SSTL, HSTL, PCI-X, CTT, AGP, GTL+ LVDS, LVPECL, HyperTransport, PCML SSTL-2, SSTL-3, SSTL-18, HSTL Class I & II, Differential SSTL, Differential HSTL
Выделенная цепь Terminator technology on-chip termination PCI compliant LVDS Dedicated SERDES Differential I/O buffers Data realignment Dedicated DDR Dedicated DQS DDR timing Dedicated I/O registers
Интеллектуальная собственность Altera (IP) и образцовые проекты PCI-X 32-/64-Bit PCI CSIX Direct memory access (DMA) controller Universal serial bus (USB) controller POS-PHY Level 4 UTOPIA Level 4 Flexbus Level 4 HyperTransport RapidIO DDR SDRAM controller Single data rate (SDR) SDRAM controller DDR FCRAM controller Quad data rate (QDR) SRAM controller ZBT RAM controller
е
Компоненты и технологии, № 8'2002
Поддержка быстродействующих интерфейсов
Altera продолжает лидировать в поддержке быстродействующих интерфейсов для дифференциальных сигналов ввода-вывода в своих устройствах. Устройства Stratix поддерживают широкий набор стандартов быстродействующих интерфейсов, включая стандарты 10 Гбит Ethernet (XSBI), SFI-4, POS-PHY Level 4 (SPI-4 Phase 2), HyperTransport, RapidIO и UTOPIA IV. Разработчики могут использовать интеллектуальную собственность Altera — ядро мегафункций (IP), чтобы соединить эти мегафункции через локальный интерфейс Atlantic™ с другими быстродействующими интерфейсами. Кроме того, устройства Stratix могут поддерживать до четырех мостов с интерфейсами высокой полосы пропускания в одном устройстве (рис. 4).
Backplane ^
То Backplane
Рис. 4. Поддержка быстродействующих интерфейсов на плате
Поддержка интерфейса быстродействующей внешней памяти
В дополнение к памяти TriMаtrix, расположенной на кристалле, устройства Stratix обеспечивают поддержку внешних интерфейсов памяти для связи с дополнительной памятью данных, расположенной вне кристалла, удовлетворяя при этом все возрастающим требованиям по увеличению полосы пропускания памяти. Разработчики могут легко подключить устройства Stratix к широкому диапазону устройств памяти самого последнего поколения, таких, как SRAM и DRAM, изготавливаемых ведущими производителями микросхем. Используя возможности устройств Stratix и настраиваемые №, проектировщики могут интегрировать устройства памяти в сложные системные проекты, что обеспечит эффективный доступ к данным и не потребует увеличения времени разработки (табл. 6).
Таблица 6. Поддержка интерфейса внешней памяти
Внешняя память Максимальная скорость передачи данных, Мбит/с Максимальная синхрочастота памяти, МГц
SDR SDRAM 200 200
DDR SDRAM 400 200
DDR FCRAM 400 200
ZBT SRAM 200 200
QDR SRAM 668 167
QDRII SRAM 668 167
Быстродействующая архитектура
Благодаря использованию новой архитектуры, устройства Stratix позволяют проектиров-
щикам производить разработку всего проекта на основе отдельных блоков, отлаженных и оптимизированных по быстродействию. Эта архитектура дает возможность достичь большей эффективности и высокой полосы пропускания данных при разработке проектов.
Архитектурные усовершенствования в Stratix
Семейство устройств Stratix основано на новой архитектуре, позволяющей достичь новых уровней системной интеграции. При использовании методологии проекта LogicLock™ упрощается трудный процесс интеграции проекта, который теперь может базироваться на разработке предварительно оптимизированных для максимальной производительности отдельных частей.
Новая архитектура основана на внутрими-кросхемных линиях связи MultiTrack, выполненных по технологии DirectDrive™. Линии связи MultiTrack состоят из непрерывных оптимизированных по производительности линий маршрутизации различной длины, используемых для межблочных и внутриблоч-ных связей проекта. Технология DirectDrive — детерминированная технология маршрутизации, которая гарантирует идентичное использование ресурса маршрутизации для любой функции, независимо от ее размещения в пределах устройства. Или, другими словами, любой блок, который будет предварительно отлажен и оптимизирован, благодаря технологии DirectDrive будет иметь те же самые характеристики по быстродействию при его интеграции в систему, в какой бы части кристалла он ни находился. Эти два новых архитектурных усовершенствования упрощают системную стадию интеграции проекта на основе блока, устраняя отнимающие много времени циклы повторной оптимизации всей системы, которые обычно следуют за любыми изменениями и дополнениями проекта.
Схема управления сигналами синхрочастоты
Устройства Stratix имеют на кристалле до 12 блоков PLL и до 40 системных цепей синхрочастот для того, чтобы удовлетворить требованиям системы, проектируемой пользователем. Эти устройства — первые PLD, в которых на кристалле расположены блоки PLL, позволяющие гибко управлять синхроимпульсами на системном уровне. Аналогичные схемные решения до этого применялись только в высококачественных дискретных устройствах PLL.
Устройства Stratix предлагают два типа PLL: усовершенствованные PLL, которые поддерживают расширенные возможности по применению, например: внешняя обратная связь, переключатель синхрочастот, реконфигурация PLL, тактирование с распределенным спектром распространения и другие, а также быстрые PLL, которые оптимизированы для быстродействующих дифференциальных интерфейсов ввода-вывода и могут использоваться для тактирования общего назначения.
Технология терминирования
В быстродействующих цифровых проектах из-за увеличенных системных скоростей и сокращения длительности фронтов синхросигналов предъявляются повышенные требования к передаче сигналов без искажения формы. Разработчики должны соответствующим образом согласовать как однопроводные, так и дифференцированные линии связи, чтобы избежать искажений сигналов при передаче. Традиционно проектировщики используют резисторы согласования (терминирования), расположенные на печатной плате, для того, чтобы достигнуть надлежащего согласования сигнала. Однако эти резисторы занимают на печатной плате довольно много места и могут все же вызывать отражения сигнала. Эти отражения обычно происходят, когда резистор согласования находится слишком далеко от конца линии передачи.
Технология терминирования в устройствах Stratix представляет собой размещенные на кристалле резисторы терминирования, которые могут образовывать схему последовательного, параллельного и дифференцированного терминирования и согласования импеданса драйвера. Соответствующий импеданс драйвера необходим для максимальной системной эффективности, так как он позволяет добиться сокращения отражений сигнала и улучшает форму сигнала при работе на длинной линии связи (рис. 6). Два внешних задающих резистора и RDN) используются как опорные резисторы для одного банка ^^Ю. Резистор RUP подтянут к питанию, связанному с ^£Ю, а резистор RDN связан с GND. Технология терминирования контролирует значение этих двух опорных резисторов и использует полученное значение, чтобы подтягивать внутреннюю схему терминирования к тому же самому импедансу. Кроме того, технология терминирования дает компенсацию по напряжению питания, температуре и т. д. Эта схема непрерывно калибрует внутренние резисторы терминирования во время нормальной работы устройства. Технология терминирования поддерживает один тип стандарта ввода-вывода для одного банка ввода-вывода.
Искажения сигнала,
возникающее
без терминирования
При применении технологии терминирования сигналы передаются без искажений
J'VTU'V -П_П-П_
Рис. 5. Технология терминирования улучшает форму сигнала
Технология Terminator
Необходимо только два опорных резистора на банк ввода-вывода
Внешнее терминирование Много внешних резисторов
1
ИІЇ
№ Device ї-ОД
а»
Рис. 6. Технология терминирования упрощает размещение компонентов на плате
Компоненты и технологии, № 8'2002
Терминирование на кристалле также освобождает место на печатной плате и упрощает ее конструирование, минимизируя число внешних резисторов по сравнению с другими методами терминирования (рис. 7). Чтобы обеспечивать постоянную калибровку внутренних значений резистора, технология терминирования использует два внешних эталонных резистора на каждый банк ввода-вывода и контролирует значение этих резисторов.
Таблица 7. Основные свойства программного обеспечения Quartus II 2.0
Обновление системы в удаленном режиме
Увеличение конкуренции и уменьшение сроков выполнения работ требуют, чтобы разрабатываемый пользователем продукт был лучшим на рынке. Применение PLD дает возможность поставлять проекты для продажи быстрее благодаря возможности использования обновления проекта, размещенного в устройствах Stratix. Системные обновления могут быть переданы через любую систему коммуникаций в удаленном режиме, что позволяет пользователям сохранить позиции лидерства в проектах SOPC. Устройства Stratix обеспечивают и усовершенствованную гибкость проекта, и увеличение срока его жизни.
Набор решений Altera по построению SOPC
Altera предлагает набор решений, необходимых для создания законченных систем на устройствах Stratix, включая программное обеспечение Quartus II, оптимизированные IP, встроенный процессор Nios, а также обучение заказчиков.
Свойство Описание
Методология проектирования LogicLock Использует проект, состоящий из предварительно оптимизированных частичных блоков, что позволяет сократить время разработки всего проекта в целом, облегчает быструю проверку проекта и позволяет разрабатывать коллективный проект группе разработчиков
PowerFit™ Place-and-Route Улучшает производительность, разумно оптимизируя проекты по синхронизации и выполняя быструю компиляцию
SignalProbe™ In-System Verification Уменьшает время проверки, позволяя подключать внутренние точки схемы проекта пользователя, находящиеся внутри кристалла, к неиспользованным выводам микросхемы для подключения внешнего контрольного оборудования при сохранении синхронизации и маршрутизации первоначальной схемы
SignalTap® Embedded Logic Analysis Уменьшает время проверки, позволяя проектировщикам фиксировать внутренний сигнал, оценивать его поведение в реально работающей системе без подключения внешних пробников и без изменений файлов проекта пользователя
NativeLink® Integration Позволяет производить интеграцию программного обеспечения Quartus II со сторонним программным обеспечением
Design-Specific IBIS Model Generation Обеспечивает возможность работы по проверке правильного функционирования сигналов сторонним программным обеспечением
Разработка встроенного программного обеспечения Интегрирует программное обеспечение C/C ++ по разработке и отладке программ для встроенных процессоров
Программное обеспечение ОиагГив II
Программное обеспечение Quartus II включает в себя набор инструментальных средств для разработки проекта и его проверки и объединяет в себе программную среду разработки программного обеспечения для встроенных систем. Кроме того, Quartus II интегрирован с программным обеспечением EDA третьих фирм, что обеспечивает наиболее удобную среду для разработки проектов SOPC. В отличие от других программных продуктов, предназначенных для проектирования, Quartus II поддерживает разработку в единой среде программного обеспечения проекта для аппаратных средств PLD, а также для программного обеспечения встроенного процессора. Благодаря применению в проекте методики LogicLock программное обеспечение Quartus II является единственным программным обеспечением, поддержи-
вающим проектирование аппаратных средств PLD по методологии проектирования на основе частичных блоков, что увеличивает производительность проектировщика и сокращает циклы проектирования и проверки проекта (табл. 7).
Заключение
Приведенное выше описание устройств Stratix и программного обеспечения Quartus II позволяет сделать заключение о том, что данные устройства являются на сегодняшний день наиболее перспективным решением для построения систем на кристалле. Весьма вероятно то, что в скором времени именно они заменят серии Flex, APEX и APEX II. Единственным фактором, сдерживающим переход на данную серию для российского разработчика, являются корпуса BGA. Однако эта проблема уже сейчас достаточно успешно решается на многих российских предприятиях.
е
