CC BY
9
ИНФОРМАЦИОННЫЕ ТЕХНОЛОГИИ И СИСТЕМЫ, ВЫЧИСЛИТЕЛЬНАЯ ТЕХНИКА
INFORMATION TECHNOLOGIES AND SYSTEMS, COMPUTER TECHNIQUE
УДК 004.052.32+681.518.5 DOI: 10.17586/0021-3454-2022-65-7-461-477
СИНТЕЗ САМОПРОВЕРЯЕМЫХ КОМБИНАЦИОННЫХ УСТРОЙСТВ С КОНТРОЛЕМ ВЫЧИСЛЕНИЙ ПО ДВУМ ДИАГНОСТИЧЕСКИМ ПАРАМЕТРАМ
Д. В., Ефанов1 Д. В. Пивоваров2
1 Российский университет транспорта, Москва, Россия,
Санкт-Петербургский политехнический университет Петра Великого, Санкт-Петербург, Россия
*
TrES-4b@yandex.ru
2 Петербургский государственный университет путей сообщения Императора Александра I,
Санкт-Петербург, Россия
Аннотация. Предложена структура организации схем встроенного контроля для логических устройств автоматики и вычислительной техники, основанная на использовании двух диагностических параметров (гибридная структура). В качестве первого диагностического параметра рассматривается принадлежность контролируемых в схеме встроенного контроля функций заранее выбранному избыточному коду, а в качестве второго диагностического параметра — принадлежность каждой функции к классу самодвойственных функций. Приведено подробное описание гибридной структуры организации схемы встроенного контроля. Рассмотрены частные случаи ее реализации — применение для контроля равновесных кодов „2 из 4" и стандартных модулей сжатия парафазных сигналов. Продемонстрированы возможности использования специализированных схем предварительного сжатия сигналов с выходов объекта диагностирования, необходимых для сокращения вносимой структурной избыточности при синтезе схемы встроенного контроля. Приведен пример реализации схемы встроенного контроля по гибридной структуре. Рассмотрен алгоритм пошагового определения функций блока контрольной логики с учетом особенностей реализации полностью самопроверяемого цифрового устройства.
Ключевые слова: самопроверяемое устройство, схема встроенного контроля, контроль вычислений, контроль принадлежности заданному избыточному коду, равновесный код „2 из 4", контроль самодвойственности, контроль по двум диагностическим параметрам
Ссылка для цитирования: Ефанов Д. В., Пивоваров Д. В. Синтез самопроверяемых комбинационных устройств с контролем вычислений по двум диагностическим параметрам // Изв. вузов. Приборостроение. 2022. Т. 65, № 7. С. 461—477. DOI: 10.17586/0021-3454-2022-65-7-461-477.
SYNTHESIS OF SELF-TESTABLE COMBINATIONAL DEVICES WITH CONTROL OF CALCULATIONS BY TWO DIAGNOSTIC PARAMETERS
D. V. Efanov1*, D. V. Pivovarov2
1 Russian University of Transport, Moscow, Russia, Peter the Great St. Petersburg Polytechnic University, St. Petersburg, Russia
* TrES-4b@yandex.ru
2 Emperor Alexander I St. Petersburg State Transport University, St. Petersburg, Russia
Abstract. The structure of the organization of integrated control circuits for logic devices of automation and computer technology based on the use of two diagnostic parameters (hybrid structure) is proposed. As the first diagnostic parameter, belonging of the controlled functions in the circuit to a pre-selected redundant code is taken, and as the
© Ефанов Д. В., Пивоваров Д. В., 2022 JOURNAL OF INSTRUMENT ENGINEERING. 2022. Vol. 65, N 7
second diagnostic parameter, the affiliation of each function to a class of self-dual functions is considered. A detailed description of the hybrid structure of the organization of the integrated control circuit is given. Special cases of its implementation are considered — the use of "2 out of 4" constant-weight code codes and standard compression modules for two-rail signals. The possibilities of using specialized circuits for pre-compression of signals from the outputs of the diagnostic object necessary to reduce structural redundancy during the synthesis of the integrated control circuit are demonstrated. An example of the implementation of the integrated control circuit scheme for a hybrid structure is given. The algorithm of step-by-step determination of the functions of the control logic block is considered, taking into account the features of the implementation of a fully self-checking digital device.
Keywords: self-checking device, built-in self-checking monitoring circuit, computing check, belonging to a given redundant code control, "2 out of 4" constant-weight code, self-dual Boolean control, control by two diagnostic parameters
For citation: Efanov D. V., Pivovarov D. V. Synthesis of self-testable combinational devices with control of calculations by two diagnostic parameters. Journal of Instrument Engineering. 2022. Vol. 65, N 7. P. 461—477 (in Russian). DOI: 10.17586/0021-3454-2022-65-7-461-477.
Введение. При разработке устройств автоматики и вычислительной техники, наряду с необходимостью выполнения основных алгоритмов при штатной работе, одной из важных задач является своевременное обнаружение возникающих в процессе эксплуатации неисправностей [1, 2]. На этапе синтеза устройства важно обеспечить функции контролепригодности и обнаружения неисправностей в элементах его структуры (исключать скрытые неисправности) [3, 4]. Требуется не допускать накопления неисправностей, что позволит свести к минимуму вероятность возникновения кратных отказов и их влияния на результаты вычислений. Именно поэтому важно наделить устройство еще и свойством самопроверяемости — способности обнаружения неисправностей в моменты их появления [5].
При построении самопроверяемого устройства широко применяются дополнительные схемы встроенного контроля (СВК), позволяющие косвенно, по результатам вычислений основным устройством ^(х) своих функций/1, /2, ..., /т-1, /т, определять наличие неисправностей (рис. 1) [6, 7]. Неисправности устройства ^(х) в случае его контролепригодной реализации приводят к искажению вычисляемых значений сигналов на выходах элементов внутренней структуры. Искажения, распространяясь в устройстве на его выходы/1,/2, ...,/т-1,/т, вызывают, в свою очередь, искажения тех или иных разрядов, что как раз и фиксируется в СВК. СВК имеет два выхода г0 и г1, предназначенные для сигнализации о возникающих ошибках в вычислениях в одном из модулей или на одной из линий устройства. Сигнал на выходе СВК кодируется в парафазной логике: парафазные значения <01> и <10> говорят об исправности основного устройства ^(х) и элементов СВК, а непарафазные значения <00> и <11> — о наличии неисправностей в одном из блоков.
Рис. 1
При реализации устройства оговаривается модель неисправностей, относительно которой оно будет самопроверяемым. Исходя из этого в дальнейшем и реализуется СВК. При этом необходимо отметить, что устройство ^(х) само по себе должно быть контролепригод-
ным и проверяемым. Последнее свойство означает, что любая неисправность из заданного класса (определяемого моделью неисправностей) в устройстве F(x) должна проявляться в виде искажения значения хотя бы на одном из его выходов [5]. Далее остановимся на рассмотрении частного случая — модели одиночной константной неисправности выходов элементов внутренней структуры (stuck-at faults) [8]. В зависимости от технологии реализации устройства данная модель покрывает от 80 до 95 % реальных физических дефектов.
При синтезе СВК особое внимание уделяется двум основным характеристикам: сложности технической реализации и обнаруживающей способности. Сложность технической реализации характеризует структурную избыточность самопроверяемого устройства. Обнаруживающая способность демонстрирует возможность фиксации в СВК допустимого множества искажений на выходахf1, f2, ..., fm-1, fm устройства F(x): если фиксируются все возможные искажения, то СВК является полностью самопроверяемой, если фиксируется только некое подмножество возможных искажений, то СВК полностью самопроверяемой не является.
При синтезе СВК применяются методы теории информации и кодирования. Выходы f1, f2, ..., fm-1, fm в СВК кодируются заранее определенным двоичным избыточным равномерным кодом. Это реализуется либо за счет преобразования самих функцийf1, f2, ..., fm-1, fm, либо за счет их дополнения специальными контрольными функциями g1, g2, ..., gk-1, gk, что подразумевает использование блока контрольной логики G(x) в СВК. Тестер позволяет установить принадлежность формируемых кодовых слов выбранному избыточному коду.
Так как основной задачей СВК является именно обнаружение искажений рабочих вы-ходовf1, f2, ...,fm-1, fm, то зачастую при синтезе схем применяются коды, ориентированные на обнаружение ошибок, а не на их исправление. Это обусловлено меньшей избыточностью первых, что сказывается и на меньшей аппаратной избыточности, вносимой в устройство. Среди кодов с обнаружением ошибок при синтезе СВК широко применяются разнообразные коды с суммированием, равновесные и полиномиальные коды [9—12]. Среди кодов, ориентированных не только на обнаружение ошибок, но и на их исправление, применяются коды Хэмминга, Рида — Маллера и другие систематические коды [13—16].
Необходимо также отметить, что при синтезе СВК в качестве диагностического может применяться параметр, характеризующий принадлежность вычисляемых функций заранее определенному особому классу функций алгебры логики, например классу самодвойственных функций. В этом случае принципы реализации СВК несколько отличаются [17, 18].
Характеристики обнаружения ошибок в СВК, реализуемых по кодовым методам, отличаются от аналогичных характеристик в схемах, реализуемых путем контроля вычислений по принадлежности функций заданному классу функций алгебры логики. Именно поэтому в предыдущих работах авторов были исследованы возможности использования двух диагностических параметров при синтезе СВК. При этом использовался признак принадлежности формируемого кодового слова равновесному коду „2 из 4" (2/4-коду), а также признак принадлежности каждой подаваемой на входы тестера 2/4-кода (2/4-TSC) функции классу самодвойственных функций алгебры логики [19, 20]. Было установлено, что организация контроля по двум диагностическим параметрам существенно повышает характеристики обнаружения ошибок на выходах объекта диагностирования, чем контроль по одному какому-либо параметру. При исследованиях не использовались специальные схемотехнические приемы, связанные с поиском групп выходов, на которых обнаруживаются определенные виды ошибок конкретной кратностью, а также методы преобразования исходных структур объектов диагностирования в контролепригодные структуры по тому или иному признаку [21—25]. Показатели сложности технической реализации устройства с СВК по двум диагностическим параметрам, как правило, не превышали показателей сложности технической реализации стандартной структуры дублирования [26]. Для более значительного сокращения показателей
сложности технической реализации устройств может быть применен подход с использованием схемы сжатия сигналов по аналогии с тем, как это сделано в [27].
В настоящей статье развивается теория синтеза СВК по двум диагностическим параметрам.
Обобщенная структура организации СВК по двум диагностическим параметрам.
На рис. 2 представлена обобщенная структура организации СВК по двум диагностическим параметрам. Здесь объектом диагностирования является блок F(x), вычисляющий функции /1,/2, ...,/т-1,/т. В СВК выделены несколько функциональных блоков.
^ Рабочие выходы
Контрольные выходы
Каскад тестеров -Рис. 2
Схема сжатия (СС) используется для сокращения числа „наблюдаемых" выходов и, как следствие, для сокращения структурной избыточности самопроверяемого устройства. Эта схема преобразует вектор рабочих функций <F> = </т /т-1 ... /2 /1> в вектор функций <Ф> = =<фк ф^-1 ... ф2 ф1>: <F> ^ <ф> (в данном случае к<т). Схема сжатия может быть реализована по любому принципу. В общем случае она представляет собой преобразователь (кодер). Например, в [28] рассматривается попарное сжатие сигналов, поступающих от блока F(x), а в [29] предложено производить сжатие сигналов с использованием кодеров классического и модифицированного кодов с суммированием. Необходимо заметить, что использование схемы сжатия не является обязательным, и контроль вычислений можно производить сразу же по сигналам от рабочих функций /1, /2, ..., /т-1, /т.
Блок контрольной логики G(x) вычисляет специальные контрольные функции g1, g2, ..., ..., gk-l, gk. Значения сигналов с выходов блока G(x) и схемы сжатия поступают на входы модуля преобразования функций (МПФ). Здесь происходит коррекция значений функций ф1, ф2, ..., фк-1, фк, для чего используются контрольные функции. Преобразование осуществляется с помощью элементов сложения по модулю М=2 (элементов ХОК) по правилу:
hi =фг- Фgi, i = 1,k . Значения функций h1, h2, ..., hk-1, hk формируются такими, чтобы кодовый вектор <H> = <hk hk-1 ... h2 h1> принадлежал заранее выбранному избыточному коду, а каждая из функций hi, i = 1, k , принадлежала классу самодвойственных функций алгебры логики. Это свойство достигается путем подбора значений функций g1, g2, ..., gk-1, gk на каждой входной комбинации для СВК и устройства F(x). Для контроля принадлежности вычисляемых функций классу самодвойственных функций алгебры логики, а вектора <H> = <hk hk-1 ... h2 h1> выбранному избыточному коду устанавливается каскад тестеров. Он включает в себя тестер выбранного кода TSC (Totally Self-Checking Checker), а также k тестеров самодвойственных сигналов SSC (Self-Dual Self-Checking Checker), на входы которых поступают самодвойственные сигналы si=hi, i = 1, k . Необходимо отметить, что число тестеров самодвойственных сигналов может быть и меньше в зависимости от того, сколько функций корректируется в модуле преобразования (см. пример в [27]). Выходы тестеров реализуют парафазный сигнал и объединяются на входах компаратора (k+1)TRC1, реализующего операцию сжатия k+1 пара-фазных сигналов (или меньшего в зависимости от способа преобразования сигналов схемы сжатия) в один парафазный сигнал <z0z1>. Компаратор реализуется на основе стандартных модулей сжатия парафазных сигналов TRC (Two-Rail Checker) [30]. Каждый такой модуль снабжен двумя входами и одним выходом и, соответственно, производит сжатие двух пара-фазных сигналов в один. Он является полностью самопроверяемым. Для реализации компаратора при сжатии k+1 парафазных сигналов в один потребуется k модулей сжатия парафазных сигналов.
Как показывают исследования, не для любого избыточного кода* возможно, чтобы все его функции на всех входных комбинациях для СВК и устройства F(x) принадлежали классу самодвойственных функций. Для этого подходят равновесные коды „г из 2r" (г/2г-коды), некоторые коды с суммированием и некоторые систематические коды.
Обратим внимание читателя на то, что структура, изображенная на рис. 2, реализуется с учетом импульсного режима работы. Все сигналы представляются в виде последовательностей сменяемых значений. Сигнал „0" кодируется последовательностью 0101.01, а сигнал „1" — последовательностью 1010.10. Это требует специальной реализации устройства с генератором импульсной последовательности. Особенности синтеза самодвойственных устройств с СВК рассмотрены в [17, 18, 31—33].
Приведем схему тестера самодвойственного сигнала (рис. 3). Здесь самодвойственный сигнал f* с помощью линии задержки, равной одному такту импульсной последовательности а, преобразуется в двухфазный сигнал <v1 v2>. Тестер оборудован двумя выходами и при самодвойственности входного сигнала формирует парафазный сигнал <01> либо <10> на выходах. При нарушении самодвойственности поступающего сигнала на выходе формируется не-парафазный сигнал.
На рис. 4 представлена одна из известных структур модуля сжатия парафазных сигналов [34]. Данное устройство является стандартным. В структуре СВК, приведенной на рис. 2, стандартными являются также схема сжатия и модуль преобразования функций.
Из приведенных выше рассуждений следует, что синтез самопроверяемого устройства сводится к получению функций g1, g2, ..., gk-1, gk, реализуемых блоком G(x).
Рассмотрим далее некоторые частные случаи реализации структуры, приведенной на рис. 2.
Поскольку функции, описывающие разряды кодового вектора, должны быть самодвойственными, то и на ортогональных по всем переменным входных комбинациях разряды кодового вектора должны принимать противоположные значения, а сами кодовые слова при этом должны принадлежать выбранному коду. Этим свойством обладают далеко не все разделимые и неразделимые коды.
/*
V2
Рис. 3
Й1
Рис. 4
Структуры организации СВК с применением 2/4-кода и модулей сжатия парафаз-ных сигналов. Известно [35], что тестер 2/4-кода обладает уникальной особенностью по сравнению с тестерами других равновесных кодов — его самая простая реализация, приведенная на рис. 5, требует для полной проверки подачи всего четырех комбинаций из шести, принадлежащих данному коду*. Это комбинации {0011, 1100, 0110, 1001}. Кроме того, это наиболее простой по структуре тестер из известных тестеров равновесных кодов.
Й1
к2
Из И4
Рис. 5
Необходимо заметить, что это, вообще говоря, минимально возможное количество проверяющих комбинаций, требующихся для полной проверки тестеров [35].
0
г
z
a
0
7
и
2
И
з
г
И
4
0
г
г
Сравнение рис. 4 и 5, показывает, что по сложности они сопоставимы. Более того, рабочими комбинациями для модуля сжатия парафазных сигналов являются комбинации из множества {0101, 1010, 0110, 1001}. Это комбинации 2/4-кода. Соответственно, модуль TRC также может использоваться для синтеза СВК по структуре, предложенной на рис. 2.
На рис. 6 и 7 представлены базовые структуры СВК для контроля многовыходных устройств с использованием гибридной структуры (см. рис. 2) и 2/4-кодов (модулей TRC) для контроля. а)
Рабочие выходы блока F(x)
/1 /2 /3 /4 /5 /6 /7 /8
б)
Рабочие выходы блока F(x)
^_Л_ч
Г /1 /2 /3 /4 /5 /6 /7 '
Рис. 6
Базовая структура (рис. 6, а) предназначена для контроля группы из 8 выходов устройства F(x). В качестве схемы сжатия применяется структура с попарным сжатием сигналов с помощью элементов ХОК, что дает получение четырех функций ф1, ф2, ф3 и ф4. Эти функции
формируют вектор <ф4 ф3 ф2 ф1>, который преобразуется с помощью блока G(x) в вектор <к4 Ъ3 к2 Ъ\>, принадлежащий равновесному 2/4-коду. Альтернативный вариант — использование преобразования в кодовые слова, которые являются рабочими комбинациями для модуля TRC. Для контроля самодвойственности каждой из четырех функций установлены блоки SSC. Выходы всех пяти тестеров объединены на входах самопроверяемого компаратора, реализуемого из четырех модулей сжатия парафазных сигналов. Именно такая структура с применением 2/4-кода описана в [27]. Эксперименты показывают ее эффективность для контроля комбинационных логических схем.
На рис. 6, б приведена данная структура для варианта контроля группы из 7 выходов устройства F(x). В этом случае предлагается напрямую преобразовывать сигнал с выхода/7. а)
Рабочие выходы блока ^(х)
б)
Рабочие выходы блока ^(х)
/1/2/3 /А /5/6 / /8/9/10
Каскад тестеров - -
Контрольные 1 ^ выходы
Рис. 7
На рис. 7, а представлен вариант организации СВК при числе функций в контролируемой группе, равном 6. Таким образом, сигналы со всех выходов устройства ^(х) сжимаются только в три сигнала, которые затем и преобразуются, формируя три функции Ъ1, к2 и к3 из
четырех. Последняя функция напрямую вычисляется устройством О(х). Так как с выходами объекта диагностирования она не связана, для ее контроля не устанавливается тестер самодвойственности, она нужна только для работы тестера выбранного кода.
На рис. 7, б приведен вариант организации СВК для группы из 10 выходов устройства F(x). В этом случае предлагается модифицировать схему сжатия и использовать сжатие не двух сигналов, а сразу нескольких. Число вариантов организации схемы сжатия в данном случае становится большим, при этом, естественно, увеличивается и число маскируемых ошибок на выходах элементов ХОК. Эффективность предлагаемого решения непосредственно зависит от особенностей объекта диагностирования и в каждом конкретном случае должна определяться путем моделирования его работы. Может быть использована и иная схема сжатия, например, на основе модифицированного кода с суммированием, предложенная в [29].
Пример синтеза СВК. Рассмотрим пример синтеза схемы встроенного контроля для устройства ¥(х) с 8 выходами, работа которого задается табл. 1, где N — десятичный эквивалент двоичной входной комбинации. Для данного устройства реализуем СВК по структуре, приведенной на рис. 6, а.
Таблица 1
N Х1 Х2 Х3 X4 /1 /2 /3 /4 /5 /б /7 /8
0 0 0 0 0 0 1 0 0 1 1 0 1
1 0 0 0 1 0 0 0 1 1 1 0 0
2 0 0 1 0 0 1 0 1 0 1 1 0
3 0 0 1 1 0 0 1 1 0 0 0 0
4 0 1 0 0 1 0 1 0 1 0 0 1
5 0 1 0 1 1 1 1 1 1 0 1 1
6 0 1 1 0 0 0 0 1 1 0 0 0
7 0 1 1 1 1 1 1 1 1 0 0 1
8 1 0 0 0 1 0 0 0 0 1 1 1
9 1 0 0 1 0 1 0 0 0 1 0 0
10 1 0 1 0 0 1 1 0 0 0 0 0
11 1 0 1 1 0 0 0 1 0 0 1 1
12 1 1 0 0 0 0 0 0 1 0 0 1
13 1 1 0 1 1 0 1 1 0 1 0 1
14 1 1 1 0 0 0 0 0 0 0 1 1
15 1 1 1 1 1 1 1 1 1 1 0 0
В процессе синтеза, как отмечалось ранее, необходимо получить функции блока контрольной логики G(x). Рассмотрим пошагово решение этой задачи.
Шаг 1. Определение функций на выходах схемы сжатия. В схеме сжатия реализуются функции = / Ф Ф2 = /3 © /4, Фз = /5 © /б, Ф4 = /7 © f8. Пары сжимаемых сигналов необходимо подбирать с учетом возможности формирования полного множества тестовых комбинаций для элементов сжатия {00, 01, 10, 11} [35]. Для рассматриваемого примера это условие обеспечивается. Также для реальных устройств с известной структурой следует выбирать пары сжимаемых сигналов, для которых формируется наименьшее количество двукратных ошибок. Один из способов выбора пар сжимаемых сигналов описан в [36].
Так как рабочие функции блока F(x) определены однозначно, операция определения значений функций сжатия тривиальна. Результаты вычислений занесены в графы ф1—ф4 табл. 2.
T i H О о о о о о о о о о о о о о о О о о о - CD о о
Cl i H О О CD - о о - ¡Ü о - о О о о ¡Ü о о о о
i О о о - о - о о о о о о о - о о о о о о о
I о о о о о о - о о о о о - - о о - о о о
о о о о о о о о о - - о о - - о
Cl о - - - о - - о - о - о - о о -
¿2 о о - - - - о о - о - о о - о -
¿Z о о о о - - - о о - - - - - - о
-с - о - о - о о - о - - о - о - о
сл -с о - о - - о о - о - - о о - о -
-¿Г о - о - о - - о - о о - о - о -
-«Г - о - о о - - о - о о - - о - о
& - о - о - о о - о о о о - - о о
Cl & о о - о - - - - - - о о - - о о
& о - - о - о - о о о - - о о о о
ёФ - о - о - о о о - - - о о - о о
- о о о - - о - - о о - - - - о
о о - о о - о о - о о - о о - о
- - - о о о о о - - о о о - о -
- - о о - - - - о о о о - о о -
о - - - о - - - о о о - о - о -
о о о - - - о - о о - о о - о -
- о - о о - о - о - - о о о о -
о о о о - - о - - о о о о - о -
* о - о - о - о - о - о - о - о -
сл * о о - - о о - - о о - - о о - -
¿г о о о о - - - - о о о о - - - -
* о о о о о о о о
о - <N m in vo 00 а\ о - <N m in
Шаг 2. Определение функций на выходах модуля преобразования функций. Требуется рассчитать функции И1, /2, /3 и И4, к которым предъявляются следующие требования.
1. Кодовый вектор </4 /3 /2 И\> должен принадлежать 2/4-коду и включать в себя только комбинации из множества {0011, 0101, 1001, 0110, 1010, 1100}. Так как для полной проверки тестера 2/4-TSC (см. рис. 5) не требуется подача комбинаций {0101, 1010}, они из рассмотрения исключаются и формируются только комбинации из множества {0011, 1001, 0110, 1100}*.
2. Каждая из комбинаций {0011, 1001, 0110, 1100} должна быть сформирована как минимум по одному разу, что требуется для полной проверки 2/4-TSC. Наилучшим считается вариант формирования каждой из комбинаций одинаковое количество раз, что обеспечивает полную проверку тестера при условии редкого изменения входных комбинаций (в данной статье эта особенность работы логических схем не обсуждается, так как определяется спецификой применения конечного устройства).
3. На входы элементов преобразования, реализующих функции / =ф1 Ф gl, / = ф2 Ф g2, / = фз Ф gз, / = Ф4 Ф g4, должны хотя бы по разу поступать тестовые комбинации из множества {00, 01, 10, 11}.
4. Каждая из функций И1, /2, И3 и И4 должна быть самодвойственной. Для таких функций значения на ортогональных по всем переменным входных комбинациях должны быть противоположны.
5. Каждая из функций g1, g2, g3 и g4, которая получается из выражений / =ф1 Ф gl, / = ф2 Ф g2, /3 = Фз Ф gз, /4 = Ф4 Ф g4, должна иметь наиболее простую форму логической записи, что позволит уменьшить число элементов для реализации блока контрольной логики. Так как выражения для функций g1, g2, g3 и g4 полностью определяются функциями фг- и /, I = 1,4 ( g1 = ф1 Ф g2 = ф2 Ф /2, g3 =ф3 Ф /3, g4 =ф4 Ф /4 ), то и сложность логической записи (число конъюнкций и букв в них) зависит от формируемых значений функций на выходах блока преобразования.
Функции /1, /2, /3 и /4 формируются путем подбора значений на основе эвристического подхода последовательно при рассмотрении каждой строки, задающей работу устройства (см. табл. 2). При этом требуется горизонтально разделить таблицу пополам и рассматривать заполнение либо строк с номерами 0—7, либо строк с номерами 8—15. Так, заполнив первую половину значений функций /1, /2, /3 и /4 (строки 0—7), вторую половину заполняют путем занесения противоположных значений в строки 8—15. В рассматриваемом примере значения функций /1, /2, /3 и /4 в строках 0—7 заполнены с учетом возможности минимизации функций gl, g2, gз и g4.
В табл. 2 в последних четырех графах приведены тестовые комбинации, формируемые на входах элементов преобразования. Анализ данных граф показывает, что для всех элементов преобразования формируются полные множества тестовых комбинаций. Если какая-то из тестовых комбинаций для элементов преобразования не формируется, потребуется коррекция значений функций /1, /2, /3 и /4, которая выполняется „точечно". Способ коррекции описан в [37].
Шаг 3. Расчет логических выражений для функций g1, g2, g3 и g4. Используется любой из методов оптимизации логических функций. В рассматриваемом примере функции оптимизировались методом Карно. При этом не производилась оптимизация функций как системы. В реальных приложениях оптимизация осуществляется программно по известным методам. Полученные функции имеют следующий вид:
gl = х2 Х4 V х2 Х3 V Х1 х2 Х4 V Х1 х2 Х3;
В целях уменьшения сложности технической реализации каждой из функций в ряде случаев можно использовать и две оставшиеся комбинации 2/4-кода. Выбор доопределяемого кодового слова индивидуален для каждого рассматриваемого устройства.
g2 — Х1Х2 Х4 V Х1Х2 Х3 V Х1Х2 Х4 V Х1 Х2 Х3; gз = Х1Х3 Х4 V Х1Х3 Х4 V Х1Х2 Х4 V Х1Х3 Х4 V Х2 Х3 Х4 V Х1Х2 Х3 Х4; g4 = Х1 Х3 Х4 V Х1Х3 Х4.
Далее устройство реализуется в выбранном элементном базисе.
Оценим сложность технической реализации самопроверяемого устройства. В качестве метрики используем число входов внутренних элементов простейшего базиса [35]. Для каждой из реализуемых блоком контрольной логики функций имеем следующие значения показателя сложности технической реализации: £^)=14, £(§-2)=16, ¿^3)=25, ¿(^4)=8. Сложность реализации блока контрольной логики оценивается величиной Ь(0(х))=63.
Для сравнения при аналогичной оптимизации функций, реализуемых объектом диагностирования, получаем
/ = Х1Х2 Х3 Х4 V Х1Х2 Х3 V Х2 Х4;
/2 = Х1Х2 х 4 V Х1Х2 Х4 V Х1Х2 Х3 Х4 V Х2 Х3 Х4 V Х2 Х3 Х4; /з = Х1Х2 Х3 V Х2 х 4 V Х1Х3 Х4 V Х1Х2 Х3 Х4;
/4 = х1 х4 V х2 х4 V хз х4 V х1 хз;
/5 = х2 хз х4 V х1 хз V х2 хз х4 V х1 х2; /б = х1 х2 х4 V х2 хз V х1 х2 х4 V х1 х2 х4; /7 = х1 х2 хз х4 V х1 х2 хз х4 V х1 х2 хз х4 V х1 х2 хз х4 V х1 х2 хз х4;
/8 = х1 х2 х4 V хз х4 V х2 хз V х1 х2 х4 V х1 х2 хз х4.
Сложность технической реализации каждой из функций определяется как ¿(/1)=12, ¿/)=21, Ц/з)=16, ВД=12, Ц/5)=14, ¿/6)=15, 1(/у)=25, Х(/8)=19; сложность реализации блока основной логики составляет £(Р(х))=134.
Определим сложность технической реализации стандартной части СВК. Для элементов ХОК показатель Ь(ХОК)=6; в схеме сжатия их четыре: ДСС)=24. В модуле преобразования функций их также четыре: £(МПФ)=24.
Для тестера 2/4-кода показатель Д2/4-Т$С)=12; для модуля сжатия парафазных сигналов L(TRC)=12. В схеме компаратора их четыре: L(5TRC1)=48.
Таким образом, сложность технической реализации самопроверяемого устройства определяется величиной
L(F(x)+СВК)=L(F(x))+L(G(x))+L(CC)+L(МПФ)+L(2/4-TSC)+L(5TRC1)=
=134+63+24+24+12+48=305.
Для сравнения — при использовании метода дублирования [11, 12, 16] была получена следующая оценка в выбранной метрике:
ЦД)=2ЦДх))+7£^С)+8£(ШТ)=268+84+8=360,
где £^ОТ) — сложность технической реализации инвертора.
Для рассматриваемого примера сложность технической реализации самопроверяемого устройства, реализованного по гибридной структуре (см. рис. 2) с СВК согласно рис. 6, а, в выбранной метрике составляет 84,72 % от сложности технической реализации устройства по методу дублирования.
Характеристики обнаружения ошибок на выходах блока ^(х) определяются особенностями его технической реализации. В [27] приведен пример, показывающий эффективность предлагаемого подхода, однако для реальных устройств потребуется моделирование неисправностей заданного класса.
Заключение. При синтезе СВК для логических устройств автоматики и вычислительной техники использование двух диагностических параметров позволяет значительно улучшить характеристики обнаружения ошибок на выходах устройств без специальных преобразований структур и выделения групп выходов по определенному признаку. При этом необходимо отметить, что по структуре организации СВК по двум диагностическим параметрам не всегда можно синтезировать устройство, имеющее сложность, меньшую, чем при использовании метода дублирования. Это также необходимо учитывать при выборе способа реализации самопроверяемого устройства.
Достоинством предложенной структуры организации СВК является возможность учета индивидуальных особенностей исходного устройства (структуры, конфигурации элементов и связей, распространения ошибок на выходы и т.д.), а недостатком — высокая вычислительная сложность для реализации процедур доопределения значений.
Дальнейшие исследования представленной гибридной структуры организации СВК могут быть направлены на экспериментальное подтверждение эффективности ее применения, а также на использование разнообразных избыточных кодов, позволяющих формировать самодвойственные функции путем доопределения значений на выходах модуля преобразования. Представляется интересным также вопрос фиксации кратных неисправностей и оценки эффективности самого подхода в условиях редкой смены входных комбинаций. Такой режим работы свойственен системам критического применения [38, 39].
Применение для контроля логических схем гибридной структуры с контролем вычислений по двум диагностическим параметрам — перспективный, но недостаточно исследованный подход к организации самопроверяемых цифровых устройств и систем, который может оказаться эффективным на практике.
СПИСОК ЛИТЕРАТУРЫ
1. Ubar R., Raik J., Vierhaus H.-T. Design and Test Technology for Dependable Systems-on-Chip (Premier Reference Source). Information Science Reference, Hershey — N. Y.: IGI Global, 2011. 578 p.
2. Дрозд А. В., Харченко В. С., Антощук С. Г., Дрозд Ю. В., Дрозд М. А., Сулима Ю. Ю. Рабочее диагностирование безопасных информационно-управляющих систем / Под ред. А. В. Дрозда и В. С. Харченко. Харьков: Нац. аэрокосм. ун-т им. Н. Е. Жуковского „ХАИ", 2012. 614 с.
3. Drozd O., Antoniuk V., Nikul V., DrozdM. Hidden faults in FPGA-built digital components of safety-related systems // Proc. of the 14th Intern. Conf. on Advanced Trends in Radioelecrtronics, Telecommunications and Computer Engineering (TCSET), Lviv-Slavsko, Ukraine, 20—24 Febr. 2018. P. 805—809. DOI: 10.1109/TCSET.2018.8336320.
4. Drozd O., Perebeinos I., Martynyuk O., Zashcholkin K., Ivanova O., DrozdM. Hidden Fault Analysis of FPGA Projects for Critical Applications // Proc. of the IEEE Intern. Conf. on Advanced Trends in Radioelectronics, Telecommunications and Computer Engineering (TCSET), Lviv-Slavsko, Ukraine, 25—29 Febr. 2020. Paper 142. DOI: 10.1109/TCSET49122.2020.235591.
5. Пархоменко П. П., Согомонян Е. С. Основы технической диагностики (оптимизация алгоритмов диагностирования, аппаратурные средства). М.: Энергоатомиздат, 1981. 320 с.
6. Согомонян Е. С., Слабаков Е. В. Самопроверяемые устройства и отказоустойчивые системы. М.: Радио и связь, 1989. 208 с.
7. Mitra S., McCluskey E. J. Which Concurrent Error Detection Scheme to №oose? // Proc. of Intern. Test Conf. Atlantic City, NJ, 03—05 Oct. 2000. P. 985—994. DOI: 10.1109/TEST.2000.894311.
8. Багхдади А. А. А., Хаханов В. И., Литвинова Е. И. Методы анализа и диагностирования цифровых устройств (аналитический обзор) // Автоматизированные системы управления и приборы автоматики. 2014. № 166. С. 59—74.
9. Piestrak S. J. Design of Self-Testing Checkers for Unidirectional Error Detecting Codes. Wroclaw: Oficyna Wydawnicza Politechniki Wroclavskiej, 1995. 111 p.
10. Gangopadhyay D., Reyhani-Masoleh A. Multiple-Bit Parity-Based Concurrent Fault Detection Architecture for Parallel CRC Computation // IEEE Trans. on Computers. 2016. Vol. 65, iss. 7. P. 2143—2157. DOI: 10.1109/TC.2015.2479617.
11. Сапожников В. В., Сапожников Вл. В., Ефанов Д. В. Коды с суммированием для систем технического диагностирования. Т. 1. Классические коды Бергера и их модификации. М.: Наука, 2020. 383 с.
12. Сапожников В. В., Сапожников Вл. В., Ефанов Д. В. Коды с суммированием для систем технического диагностирования. Т. 2. Взвешенные коды с суммированием. М.: Наука, 2021. 455 с.
13. Bayat-Sarmadi S., Hasan M. A. On Concurrent Detection of Errors in Polynomial Basis Multiplication // IEEE Trans. on Very Large Scale Integration (VLSI) Systems. 2007. Vol. 15. P. 413—426. DOI: 10.1109/TVLSI.2007.893659.
14. Qiu W., Zhang X., Li H., Wang Z., Zhang Y., Zheng Z. Concurrent All-Cell Error Detection in Semi-Systolic Multiplier Using Linear Codes // Applied Mathematics and Information Sciences. 2013. Vol. 7, N 3. P. 947—954.
15. Tshagharyan G., Harutyunyan G., Shoukourian S., Zorian Y. Experimental Study on Hamming and Hsiao Codes in the Context of Embedded Applications // Proc. of the 15th IEEE East-West Design and Test Symp. (EWDTS'2017), Novi Sad, Serbia, Sept. 29 — Oct. 2, 2017. P. 25—28. DOI: 10.1109/EWDTS.2017.8110065.
16. Сапожников В. В., Сапожников Вл. В., Ефанов Д. В. Коды Хэмминга в системах функционального контроля логических устройств. СПб: Наука, 2018. 151 с.
17. Гессель М., Дмитриев А. В., Сапожников В. В, Сапожников Вл. В. Самотестируемая структура для функционального обнаружения отказов в комбинационных схемах // Автоматика и телемеханика. 1999. № 11. С. 162—174.
18. Гессель М., Дмитриев А. В., Сапожников В. В, Сапожников Вл. В. Обнаружение неисправностей в комбинационных схемах с помощью самодвойственного контроля // Автоматика и телемеханика. 2000. № 7. С. 140—149.
19. E/anov D., Sapozhnikov V., Sapozhnikov Vl., Osadchy G., Pivovarov D. Self-Dual Complement Method up to Constant-Weight Codes for Arrangement of Combinational Logical Circuits Concurrent Error-Detection Systems // Proc. of the 17th IEEE East-West Design & Test Symposium (EWDTS'2019), Batumi, Georgia, 13—16 Sept., 2019. P. 136—143. DOI: 10.1109/EWDTS.2019.8884398.
20. Ефанов Д. В., Сапожников В. В., Сапожников Вл. В., Пивоваров Д. В. Метод функционального контроля комбинационных логических устройств на основе самодвойственного дополнения до равновесных кодов // Электронное моделирование. 2020. Т. 42, № 3. С. 27—52. DOI: 10.15407/emodel.42.03.027.
21. Sogomonyan E. S., Gossel M. Design of Self-Testing and On-Line Fault Detection Combinational Circuits with Weakly Independent Outputs // J. of Electronic Testing: Theory and Applications. 1993. Vol. 4, iss. 4. P. 267—281. DOI: 10.1007/BF00971975.
22. Busaba F. Y., Lala P. K. Self-Checking Combinational Circuit Design for Single and Unidirectional Multibit Errors // J. of Electronic Testing: Theory and Applications. 1994. Iss. 1. P. 19—28. DOI: 10.1007/BF00971960.
23. Matrosova A. Yu., Ostanin S. A. Self-Checking Synchronous Sequential Circuit Design for Unidirectional Error // Proc. of the IEEE European Test Workshop (ETW'98), Sitges, Barcelona, Spain, 27—29 May 1998.
24. Morosow A., Saposhnikov V.V., Saposhnikov Vl. V., Goessel M. Self-Checking Combinational Circuits with Unidirectionally Independent Outputs // VLSI Design. 1998. Vol. 5, iss. 4. P. 333—345. DOI: 10.1155/1998/20389.
25. E/anov D. V., Sapozhnikov V.V., Sapozhnikov Vl. V. Organization of a Fully Self-Checking Structure of a Combinational Device Based on Searching for Groups of Symmetrically Independent Outputs // Automatic Control and Computer Sciences. 2020. Vol. 54, iss. 4. P. 279—290. DOI: 10.3103/S0146411620040045.
26. Микони С. В. Общие диагностические базы знаний вычислительных систем. СПб: СПИИРАН, 1992. 234 с.
27. E/anov D. V., Pivovarov D. V. The Hybrid Structure of a Self-Dual Built-In Control Circuit for Combinational Devices with Pre-Compression of Signals and Checking of Calculations by Two Diagnostic Parameters // Proc. of the 19th IEEE East-West Design & Test Symp. (EWDTS'2021), Batumi, Georgia, 10—13 Sept., 2021. Р. 200— 206. DOI: 10.1109/EWDTS52692.2021.9581019.
28. E/anov D. V., Sapozhnikov V. V., Sapozhnikov Vl. V. Organization of Testing of Combinational Devices Based on Boolean Complement to Constant-Weight "1-out-of-4" Code with Signal Compression // Automatic Control and Computer Sciences. 2021. Vol. 55, iss. 2. P. 113—124. DOI: 10.3103/S014641162102005X.
29. Ефанов Д. В., Сапожников В. В., Сапожников Вл. В. Организация схем встроенного контроля на основе метода логического дополнения с предварительным преобразованием рабочих функций в контрольные векторы кодов Бергера // Информационные технологии. 2021. Т. 27, № 6. С. 306—313. DOI: 10.17587/it.27.306-313.
30. Nikolos D. Self-Testing Embedded Two-Rail Checkers // Ch. 7 in OnLine Testing for VLSI. 1998. P. 69—79. DOI: 10.1007/978-1-4757-60-69-9_7.
31. Сапожников В. В., Сапожников Вл. В., Гессель М. Самодвойственные дискретные устройства. СПб: Энергоатомиздат, 2001. 331 с.
32. Сапожников В. В., Сапожников Вл. В., Валиев Р. Ш. Синтез самодвойственных дискретных систем. СПб: Элмор, 2006. 220 с.
33. Goessel M., Ocheretny V., Sogomonyan E., Marienfeld D. New Methods of Concurrent Checking. Dordrecht: Springer Science+Business Media B.V., 2008. 184 p.
34. Carter W. C., Duke K. A., Schneider P. R. Self-Checking Error Checker for Two-Rail Coded Data / United States Patent N 747533, 1971. Jan. 26.
35. Сапожников В. В., Сапожников В. В. Самопроверяемые дискретные устройства. СПб: Энергоатомиздат, 1992. 224 с.
36. Ефанов Д. В., Сапожников В. В., Сапожников Вл. В., Осадчий Г. В. Синтез схем встроенного контроля на основе метода логического дополнения с предварительным сжатием сигналов рабочих функций // Вестник Томск. гос. ун-та. Управление, вычислительная техника и информатика. 2021. № 1. С. 97—115. DOI: 10.17223/19988605/54/12.
37. Efanov D. V., Sapozhnikov V. V., Sapozhnikov Vl. V., Pivovarov D. V. Synthesis of Built-in Self-Test Control Circuits Based on the Method of Boolean Complement to Constant-Weight 1-out-of-n Codes // Automatic Control and Computer Sciences. 2019. Vol. 53, iss. 6. P. 481—491. DOI: 10.3103/S014641161906004X.
38. Drozd A., Kharchenko V., Antoshchuk S., Sulima J., Drozd M. Checkability of the Digital Components in Safety-Critical Systems: Problems and Solutions // Proc. of the 9th IEEE East-West Design & Test Symp. (EWDTS'2011), Sevastopol, Ukraine, 2011. P. 411—416. DOI: 10.1109/EWDTS.2011.6116606.
39. Сапожников Вл. В. Синтез систем управления движением поездов на железнодорожных станциях с исключением опасных отказов. М.: Наука, 2021. 229 с.
Сведения об авторах
Дмитрий Викторович Ефанов — д-р техн. наук, доцент; Российский университет транспорта, кафедра
автоматики, телемеханики и связи на железнодорожном транспорте; Санкт-Петербургский политехнический университет Петра Великого, Высшая школа транспорта Института машиностроения, материалов и транспорта; профессор; E-mail: TrES-4b@yandex.ru
Дмитрий Вячеславович Пивоваров — канд. техн. наук; Петербургский государственный университет путей
сообщения Императора Александра I, кафедра автоматики и телемеханики на железных дорогах; ст. преподаватель; E-mail: pivovarov.d.v.spb@gmail.com
Поступила в редакцию 02.02.22; одобрена после рецензирования 28.04.22; принята к публикации 31.05.22.
REFERENCES
1. Ubar R., Raik J., Vierhaus H.-T. Design and Test Technology for Dependable Systems-on-Chip (Premier Reference Source), Information Science Reference, Hershey, NY, IGI Global, 2011, 578 p.
2. Drozd A.V., Kharchenko V.S., Antoshchuk S.G., Drozd Yu.V., Drozd M.A., Sulima Yu.Yu. Rabocheye diagnostirova-niye bezopasnykh informatsionno-upravlyayushchikh sistem (Working Diagnostics of Safe Information and Control Systems), Khar'kov, 2012, 614 p. (in Russ.)
3. Drozd O., Antoniuk V., Nikul V., Drozd M. Proceedings of the 14th International Conference on Advanced Trends in Radioelecrtronics, Telecommunications and Computer Engineering (TCSET), Lviv-Slavsko, Ukraine, February 20-24, 2018, pp. 805-809, DOI: 10.1109/TCSET.2018.8336320.
4. Drozd O., Perebeinos I., Martynyuk O., Zashcholkin K., Ivanova O., Drozd M. Proceedings of the IEEE International Conference on Advanced Trends in Radioelectronics, Telecommunications and Computer Engineering (TCSET), February 25-29, 2020, Lviv-Slavsko, Ukraine, paper 142, DOI: 10.1109/TCSET49122.2020.235591.
5. Parkhomenko P.P., Sogomonyan E.S. Osnovy tekhnicheskoy diagnostiki. Optimizatsiya algoritmov diagnostirova-niya, apparaturnye sredstva (Basics of Technical Diagnostics. Optimization of Algorithms of Diagnosing, Hardware Means), Moscow, 1981, 320 р. (in Russ.)
6. Sogomonyan E.S., Slabakov E.V. Samoproveryaemye ustroystva i otkazoustoychivye sistemy (The Self-Checked Devices and Failure-Safe Systems), Moscow, l989, 208 р. (in Russ.)
7. Mitra S., McCluskey E.J. Proceedings of International Test Conference, 2000, USA, Atlantic City, NJ, October 03-05 2000, pp. 985-994, DOI: 10.1109/TEST.2000.894311.
8. Baghdadi A.A.A., Khakhanov V.l., Litvinova E.I. Automated control systems and automation devices, 2014, no. 166, pp. 59-74. (in Russ.)
9. Piestrak S.J. Design of Self-Testing Checkers for Unidirectional Error Detecting Codes, Wroclaw, Oficyna Wydaw-nicza Politechniki Wroclavskiej, 1995, 111 p.
10. Gangopadhyay D., Reyhani-Masoleh A. IEEE Transactions on Computers, 2016, no. 7(65), pp. 2143-2157, DOI: 10.1109/TC.2015.2479617.
11. Sapozhnikov V.V., Sapozhnikov Vl.V., Efanov D.V. Kody s summirovaniyem dlya sistem tekhnicheskogo diagnosti-rovaniya. T. 1. Klassicheskiye kody Bergera i ikh modifikatsii (Summed Codes for Technical Diagnostic Systems. Vol. 1. Classical Berger Codes and Their Modifications), Moscow, 2020, 383 р. (in Russ.)
12. Sapozhnikov V.V., Sapozhnikov Vl.V., Efanov D.V. Kody s summirovaniyem dlya sistem tekhnicheskogo diagnosti-rovaniya. T. 2. Vzveshennyye kody s summirovaniyem (Summed Codes for Technical Diagnostic Systems. Vol. 2. Weighted Codes with Summation), Moscow, 2021, 455 р. (in Russ.)c.
13. Bayat-Sarmadi S., Hasan M.A. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2007, vol. 15, pp. 413-426, DOI: 10.1109/TVLSI.2007.893659.
14. Qiu W., Zhang X., Li H., Wang Z., Zhang Y., Zheng Z. Applied Mathematics & Information Sciences, 2013, no. 3(7), pp. 947-954.
15. Tshagharyan G., Harutyunyan G., Shoukourian S., Zorian Y. Proceedings of 15th IEEE East-West Design & Test Symposium (EWDTS'2017), Novi Sad, Serbia, September 29-October 2, 2017, pp. 25-28, DOI: 10.1109/EWDTS.2017.8110065.
16. Sapozhnikov V.V., Sapozhnikov Vl.V., Efanov D.V. Kody Khemminga v sistemakh funktsional'nogo kontrolya logi-cheskikh ustroystv (Hamming Codes in Logic Devices Functional Control Systems), St. Petersburg, 2018, 151 р. (in Russ.)
17. Gessel M., Dmitriev A.V., Sapozhnikov V.V., Sapozhnikov Vl.V. Automation and Remote Control, 1999, no. 11(60), pp. 1653-1663.
18. Gessel' M., Dmitriev A.V., Sapozhnikov V.V., Sapozhnikov Vl.A. Automation and Remote Control, 2000, no. 7(61), pp. 1192-1200.
19. Efanov D., Sapozhnikov V., Sapozhnikov Vl., Osadchy G., Pivovarov D. Proceedings of 17th IEEE East-West Design & Test Symposium (EWDTS'2019), Batumi, Georgia, September 13-16, 2019, pp. 136-143, DOI: 10.1109/EWDTS.2019.8884398.
20. Efanov D.V., Sapozhnikov V.V., Sapozhnikov Vl.V., Pivovarov D.V. Electronic modeling, 2020, no. 3(42), pp. 27-52, DOI: 10.15407/emodel.42.03.027.
21. Sogomonyan E.S., Gössel M. Journal of Electronic Testing: Theory and Applications, 1993, no. 4(4), pp. 267-281, DOI: 10.1007/BF00971975.
22. Busaba F.Y., Lala P.K. Journal of Electronic Testing: Theory and Applications, 1994, no. 1, pp. 19-28, DOI: 10.1007/BF00971960.
23. Matrosova A.Yu., Ostanin S.A. Proceedings of the IEEE European Test Workshop (ETW'98), May 27-29, 1998, Sitges, Barcelona, Spain.
24. Morosow A., Saposhnikov V.V., Saposhnikov Vl.V., Goessel M. VLSI Design, 1998, no. 4(5), pp. 333-345, DOI: 10.1155/1998/20389.
25. Efanov D.V., Sapozhnikov V.V., Sapozhnikov Vl.V. Automatic Control and Computer Sciences, 2020, no. 4(54), pp. 279-290, DOI: 10.3103/S0146411620040045.
26. Mikoni S.V. Obshchiye diagnosticheskiye bazy znaniy vychislitel'nykh sistem (General Diagnostic Knowledge Bases of Computing Systems), St. Petersburg, 1992, 234 р. (in Russ.)
27. Efanov D.V., Pivovarov D.V. Proceedings of 19th IEEE East-West Design & Test Symposium (EWDTS'2021), Batumi, Georgia, September 10-13, 2021. Р. 200—206. DOI: 10.1109/EWDTS52692.2021.9581019.
28. Efanov D.V., Sapozhnikov V.V., Sapozhnikov Vl.V. Automatic Control and Computer Sciences, 2021, no. 2(55), pp. 113-124, DOI: 10.3103/S014641162102005X.
29. Efanov D.V., Sapozhnikov V.V., Sapozhnikov Vl.V. Information Technologies, 2021, no. 6, pp. 306-313, DOI: 10.17587/it.27.306-313.
30. Nikolos D. Chapter 7 in On-Line Testing for VLSI, 1998, pp. 69-79, DOI 10.1007/978-1-4757-60-69-9_7.
31. Sapozhnikov V.V., Sapozhnikov Vl.V. Gessel M. Samodvoystvennyye diskretnyye ustroystva (Self-Dual Discrete Devices), St. Petersburg, 2001, 331 р. (in Russ.)
32. Sapozhnikov V.V., Sapozhnikov Vl.V.., Valiev R.Sh. Sintez samodvoystvennykh diskretnykh sistem (Synthesis of Self-Dual Discrete Systems), St. Petersburg, 2006, 220 р. (in Russ.)
33. Göessel M., Ocheretny V., Sogomonyan E., Marienfeld D. New Methods of Concurrent Checking: Edition 1, Dordrecht, Springer Science+Business Media B.V., 2008, 184 p.
34. Patent US747533, Self-Checking Error Checker for Two-Rail Coded Data, W.C. Carter, K.A. Duke, P.R. Schneider, Priority July 25, 1968, Published Jan. 26, 1971.
35. Sapozhnikov V.V., Sapozhnikov Vl.V. Samoproveryaemye diskretnye ustroystva (The Self-Checked Discrete Devices), St. Petersburg, 1992, 224 p. (in Russ.)
36. Efanov D.V., Sapozhnikov V.V., Sapozhnikov Vl.V., Osadchy G.V. Vestnik Tomskogo gosudarstvennogo universite-
ta Upravlenie vychislitel'naya tekhnika i informatika (Tomsk State University Journal of Control and Computer Science), 2021, no. 1, pp. 97-115, DOI: 10.17223/19988605/54/12. (in Russ.)
37. Efanov D.V., Sapozhnikov V.V., Sapozhnikov Vl.V., Pivovarov D.V. Automatic Control and Computer Sciences, 2019, no. 6(53), pp. 481-491, DOI: 10.3103/S014641161906004X.
38. Drozd A., Kharchenko V., Antoshchuk S., Sulima J., Drozd M. Proceedings of 9th IEEE East-West Design & Test Symposium (EWDTS'2011), Sevastopol, Ukraine, 2011, pp. 411-416, DOI: 10.1109/EWDTS.2011.6116606.
39. Sapozhnikov Vl.V. Sintez sistem upravleniya dvizheniyem poyezdov na zheleznodorozhnykh stantsiyakh s isklyu-cheniyem opasnykh otkazov (Synthesis of Control Systems for the Movement of Trains at Railway Stations with the Exclusion of Dangerous Failures), Moscow, 2021, 229 р. (in Russ.)
Data on authors
Dmitry V. Efanov
Dr. Sci., Associate Professor; Russian University of Transport, Department of Automation, Remote Control, and Communications on Railway Transport; Peter the Great St. Petersburg Polytechnic University, Higher School of Transport of the Institute of Machinery, Materials and Transport; Professor; E-mail: TrES-4b@yandex.ru
PhD; Emperor Alexander I St. Petersburg State Transport University, Department of Automation and Remote Control on Railways; Senior Lecturer; E-mail: pivovarov.d.v.spb@gmail.com
Dmitry V. Pivovarov
Received 02.02.22; approved after reviewing 28.04.22; accepted for publication 31.05.22.
