Реализация на ПЛИС многоканального адаптивного FXLMS-фильтра в виде массива вычислительных блоков Текст научной статьи по специальности «Компьютерные и информационные науки»

КУСТИКА

шзшг

Электронный журнал «Техническая акустика» http://www.ejta.org

2016, 1

И. В. Ушенина

Пензенский государственный технологический университет, Россия, 440039, г. Пенза, пр. Байдукова/ ул. Гагарина, 1а/11, e-mail: ivl23@yandex.ru

Реализация на ПЛИС многоканального адаптивного FXLMS-фильтра в виде массива вычислительных блоков*

Получена 18.11.2015, опубликована 29.04.2016

В статье проанализированы подходы к технической реализации многоканального адаптивного фильтра, используемого в качестве контроллера многоканальных систем активного подавления акустического шума. Показаны преимущества реализации фильтра в виде массива вычислительных блоков. Вычислительные блоки реализуются на базе ячеек цифровой обработки сигналов программируемых логических интегральных схем (ПЛИС). Размер массива вычислительных блоков зависит от количества каналов фильтра. Для представленной архитектуры выполнен анализ зависимости максимальной рабочей частоты от размера массива.

Ключевые слова: активное подавление шума, многоканальный адаптивный фильтр, вычислительный блок, ячейка цифровой обработки сигналов.

ВВЕДЕНИЕ

При решении отдельных задач активного подавления акустического шума (АПШ) -например, подавления шума в замкнутом пространстве или создания локальной зоны тишины - используются многоканальные системы, содержащие J опорных микрофонов, K излучателей и M микрофонов ошибки. В качестве контроллеров, вырабатывающих противофазные шуму компенсирующие сигналы, в таких системах используются многоканальные адаптивные фильтры с алгоритмом наименьших средних квадратов и предварительной фильтрацией опорного сигнала БХЬМБ [1, 2].

Структура контроллера системы АПШ при J=K=M=2 представлена на рисунке 1. Каждый ]-й опорный сигнал обрабатывается ^ адаптивными фильтрами (АФ) и MK фильтрами-оценками (ФО) передаточной функции пути компенсации между излучателем и микрофоном ошибки [2]:

*

Исследование выполнено при финансовой поддержке РФФИ в рамках научного проекта №14-07-31091 мол_а

Щ -1

у-(п) = (п) * (п)= Ех1(п - о ■ К(п), (1)

1=0

^тк-1

Хтк- (п) = * X (П) = Е Х- (П " 0 ^ *'тк , (2)

I (II — г*^

тк-

I=0

где п - номер интервала дискретизации, у^ (п) - ку-й компонент к-го компенсирующего сигнала у(п), ^(п) = [К°(п) ^(п) ... -1(п)]Т - вектор весовых коэффициентов ку-го АФ на п-ном интервале дискретизации,

X(п) = Х(п) Х] (п -1) ... Х (п - N + 1)]Т - вектор отсчетов у-го опорного сигнала,

^ - порядок ку-го АФ, хт^(п) - результат фильтрации у-го опорного сигнала тк-м

ФО, ^П1к = [$атк тк ... $тк] - вектор весовых коэффициентов тк-го ФО, Ьтк -порядок тк-го ФО. Коэффициенты каждого АФ пересчитываются с учетом всех имеющихся в системе сигналов ошибки [2]:

м

К- (п + 1) = (п) + и ■Е ет (п) ■ х'тк/ (п-1) , (3)

т

т=1

где К (п +1) - новое значение /-го коэффициента ку-го АФ, К (п) - текущее значение 1-го коэффициента ку-го АФ, ц - шаг сходимости [3], еи (п) - т-й сигнал ошибки, хт!д(п-1) - п-1-й отсчету-го опорного сигнала, отфильтрованного тк-м ФО.

Х](п)

W11(z)

х'ш(п)

в21«

I

•ф

Уг(п) Х2(п)

У11(п)

1_Мв

S12(z)

х'211(п)

х' 121 (п)

в22^)

1_Мв

Х'221(п)

Г

в1(п) е2(п)

W21(z) -

У21(п)

S11(z)

Х'112(п)

в21

W12(Z)

п

У12(п)

1_Мв

в12«

Х'212(п) Х'122(п)

в1(п) е2(п)

S22(Z)

1_Мв

Х'222(п) -►

Г

-

У22(п)

/Т\ У2(п)

Рис. 1. Структура контроллера системы АПШ при 3=К=М=2

Требуемая производительность контроллера системы АПШ определяется, в основном, общим количеством операций умножения с накоплением ЫМАС, которое необходимо выполнить фильтру системы в единицу времени (эта величина обычно измеряется в миллионах операций в секунду - МЛСб):

NмAC = Fs • [(N + Ь)МК^ + ^К^, (4)

где Fs - частота дискретизации системы АПШ. В (4) и далее в статье порядки АФ и ФО принимаются равными N и Ь соответственно.

АФ наибольших порядков (до нескольких тысяч коэффициентов) требуются, если система АПШ предназначена для подавления случайного низкочастотного шума -ориентировочно от 100 до 1000 Гц. Это требование связано с тем, что АФ совместно с ФО должен имитировать передаточную функцию пути распространения шума от опорного микрофона до излучателя в широком диапазоне частот [4, 5].

В большинстве случаев контроллеры систем АПШ реализуются на сигнальных процессорах [1, 2, 6, 7]. С учетом того, что значения N и Ь могут доходить до нескольких тысяч [1, 5, 6], J, К и М обычно составляют несколько десятков [1, 2], а Fs должна примерно в десять раз превышать частоты подавляемого шума [1], для подавления случайного низкочастотного шума от процессора может требоваться производительность до нескольких десятков ОМЛСб и более. Данное требование приблизительно соответствует пиковой производительности наиболее быстрых на данный момент многоядерных сигнальных процессоров [8]. В тех случаях, когда производительности одного процессора недостаточно, может использоваться их объединение в массив [1, 6, 7]. С другой стороны, реализация высокопроизводительных контроллеров многоканальных систем АПШ возможна на программируемых логических интегральных схемах (ПЛИС). Производительность современных ПЛИС может достигать тысяч ОМЛСб благодаря наличию тысяч ячеек цифровой обработки сигналов (ЦОС-ячеек) [9]. Такое количество ЦОС-ячеек, наряду с возможностью программирования межсоединений логических ресурсов ПЛИС позволяет реализовывать многоканальный БХЬМБ-фильтр различными способами. К тому же, ПЛИС последних поколений могут работать с переменными, представленными в форматах и с фиксированной, и с плавающей запятой [10]. В настоящей работе автор сравнивает два подхода к реализации многоканального АФ на ПЛИС, приводит описание архитектуры АФ в виде массива вычислительных блоков и анализирует производительность фильтра этой архитектуры.

1. ПОДХОДЫ К РЕАЛИЗАЦИИ НА ПЛИС МНОГОКАНАЛЬНОГО БХЬМБ-ФИЛЬТРА

Можно выделить два основных подхода к реализации многоканального БХЬМБ-фильтра на базе ЦОС-ячеек ПЛИС [11]. Первый подход предполагает модификацию архитектуры систолического КИХ-фильтра порядка N путем установки на входе фильтра мультиплексора входных сигналов, добавления к каждому отводу фильтра ОЗУ для хранения его коэффициентов, и добавления между отводами фильтра элементов задержки на J(MK+1) тактов для сохранения и продвижения мультиплексированного потока данных [12]. Полученная структура будет работать в режиме мультиплексирования во времени. Одним из недостатков данной архитектуры является то, что она требует большого количества (№) ЦОС-ячеек. При этом часть

ЦОС-ячеек придется оставить неиспользованными. Дело в том, что у ПЛИС количество ЦОС-ячеек приблизительно равно количеству блоков памяти размером 18 кбит [ 9], и если объема памяти одного блока недостаточно для размещения элемента задержки между соседними отводами фильтра, как минимум каждая вторая ЦОС-ячейка будет простаивать. С еще большей вероятностью часть ЦОС-ячеек останется неиспользованной, если блочная память используется и для хранения коэффициентов фильтров. Если же хранить коэффициенты фильтров в распределенной памяти ПЛИС, может произойти существенное снижение производительности.

В рамках второго подхода многоканальный FXLMS-фильтр реализуется в виде массива отдельных вычислительных блоков, состоящих из одной или нескольких ЦОС-ячеек. В отличие от предыдущего варианта, количество вычислительных блоков пропорционально произведению любых двух из трех параметров - M, K и J. Каждый вычислительный блок работает с собственным набором коэффициентов фильтров, входных и выходных сигналов и последовательно выполняет N или L операций умножения с накоплением. При таком подходе увеличение M, K, J, L или N, или любой комбинации этих параметров, не должно приводить к изменениям структуры вычислительного блока; оно может повлиять только на общее количество вычислительных блоков в массиве и/или требуемый объем памяти. Однако увеличение размеров устройства, реализуемого на ПЛИС, может привести к снижению его производительности. В многоканальных системах АПШ M обычно больше, чем J или K [1, 2], поэтому целесообразно реализовывать массив размерностью KJ. Архитектура многоканального FXLMS-фильтра, представляющая собой массив вычислительных блоков размерностью KJ, анализируется далее.

2. АРХИТЕКТУРА МНОГОКАНАЛЬНОГО FXLMS-ФИЛЬТРА

Предлагаемая архитектура представлена на рисунке 2. Каждый kj-й вычислительный блок содержит две ЦОС-ячейки (DSP slicel, DSP slice 2), и два блока памяти (liX'mkj.RAM, Wkj_RAM).

В каждом kj-м блоке ЦОС-ячейка 1 обрабатывает j-й опорный сигнал коэффициентами kj-го АФ - при этом получается j-й компонент компенсирующего сигнала ( ykj (n) ) - и коэффициентами M mk-х фильтров-оценок - при этом получаются M

значений x'mkj (n) (1, 2). ЦОС-ячейка 2 вычисляет новый набор коэффициентов kj-го АФ

(3). Режимы работы обеих ЦОС-ячеек программируются, как показано на рисунке 3.

Блок памяти Wkj_RAM содержит N коэффициентов АФ, и полностью обновляется на каждом интервале дискретизации. Блок памяти |X'mkj_RAM представляет собой циклический буфер, содержащий N+1 наборов по M значений x'mkj (n — i) , полученных

в результате фильтрации j-го опорного сигнала M фильтрами ФО. Организация блоков памяти показана на рисунке 4.

На текущем временном интервале ЦОС-ячейка 2 использует N наборов по M значений x'mkj (n — i) (где i=1...N, см. рисунок 4) для вычисления новых коэффициентов kj-го АФ (3). В это же время ЦОС-ячейка 1 обрабатывает опорный сигнал с

использованием коэффициентов м фильтров ФО, и записывает м новых значений в цХ'тк^ЯАМ. После этих процедур ЦОС-ячейка 1 обрабатывает опорный сигнал новыми коэффициентами АФ.

1-й столбец (k=1)

K-й столбец (k=K)

X1

X2

Xj

J-я строка (j=J)

вк РАМ

> em f > Xl

DSP DSP

slice 2 -г slice 1

"У*

цХ'тк1 РАМ

I

DSP slice 2

Wki RAM

=1=

\ em Г \ x2 t 2

DSP DSP

slice 2 slice 1

цХ'тК2 РАМ

X.

DSP slice 2

Wk2 RAM

> em Г > r XJ

DSP DSP

slice 2 -w slice 1

yKj

цХ'тЮ РАМ

Jl

DSP slice 2

Wkj RAM

=1=

Рис. 2. Многоканальный БХЬМБ-фильтр в виде массива вычислительных блоков

Каждая у-я строка вычислительных блоков работает с одним и тем же опорным сигналом, который поступает на ЦОС-ячейки 1 каждого из К вычислительных блоков строки. N отсчетову-го опорного сигнала содержатся в блоке памяти Х]_ЯАМ. Каждый к-й столбец формирует компенсирующий сигнал у (п) путем суммирования его компонентов, полученных J вычислительными блоками столбца (рисунок 2). При расчете X тщ (п) вычислительные блоки в каждом к-м столбце используют один и тот

же блок памяти 8к_ЯАМ, содержащий коэффициенты М ФО (рисунок 4). М сигналов ошибки поступают на ЦОС-ячейки всех блоков массива с блока памяти ет_ЯАМ (на рисунке 2 он не показан).

Эк РАМ

Wki —ь

РАМ >

]-1 !>

}=1 I—И

'к

}

у к

]=1

ет —►

РАМ >

Щ(п)

Wkj

РАМ

пф + 1)

Рис. 3. Режимы работы ЦОС-ячейки 1 (слева) и ЦОС-ячейки 2. Элементы ЦОС-ячеек показаны серым цветом

ет_РАМ Э^АМ цХ'тк]_РАМ Wkj_RAM

ео(п) е(п)

ем-1(п)

\j_RAM

х(п)

х(п-Ы+1)

о

д 1к

„1 д 1к

¿-1

А

Д12к

¿-1 д 2к

е0

д Мк

1

д Мк

Л_Мк—

ц-х'мк/п)

Мх '(М-1)к/п)

мх 'щ(п) цх'мк](п-1) мх '(м-1)к](п-1)

мх' 1к/(п-1)

М-х'мк/п-Ш) м-х'(м-т(п-Ю

Мх^ф-Ы)

™Ы-1Ф)

Рис. 4. Организация блоков памяти

3. ПРЕДВАРИТЕЛЬНАЯ ОЦЕНКА РЕСУРСОЕМКОСТИ И ДОСТИЖИМЫХ РАБОЧИХ ЧАСТОТ ФИЛЬТРА

Для реализации многоканального БХЬМБ-фильтра, архитектура которого представлена на рисунке 2, необходимо 2К/ ЦОС-ячеек. Такое количество ЦОС-ячеек доступно даже на недорогих ПЛИС последних поколений.

Объем памяти, требуемый для реализации многоканального АФ, не зависит от архитектуры фильтра [11]. При 18-битном представлении чисел реализация фильтра потребует 18-[К/-(Ы+мЫ+м)+КмЬ+/Ы+К\ бит памяти. Однако архитектура фильтра определяет организацию блоков памяти и требования к объему каждого из них. Для представленной архитектуры требования к организации и объему блоков памяти сведены в таблицу 1.

Из таблицы 1 следует, что примерно половина требуемого объема памяти используется для реализации блоков цХ'те^ЯЛМ. Тем не менее, можно добиться значительной экономии памяти, если сохранять в блоках цХ'те^ЯЛМ не сами значения X(п), а результаты их умножения на ц, принятый равным отрицательной степени двойки. При этом каждая из ячеек памяти будет содержать по 5-6 старших разрядов X(п) .

Таблица 1. Требования к организации и объему блоков памяти

Блок памяти Требуемое количество блоков Требуемое количество ячеек памяти в блоке

Xj_RAM J N

Sk_RAM K LM

em_RAM (не показан на рисунке 2) 1 M

Wkj RAM KJ N

^X'mkj RAM KJ M-(N+1)

В настоящее время общий объем блочной памяти ПЛИС может составлять до нескольких десятков Мбит [9]. Если J, K и M составляют несколько десятков, L < N, и блоки памяти ^X'mkj_RAM содержат 5-6 старших разрядов X mkj (n), порядок АФ и ФО в

каждом из каналов может достигать нескольких тысяч.

Тактовая частота контроллера системы АПШ должна быть как минимум в P раз выше частоты дискретизации системы (P - количество тактов, необходимое вычислительному блоку для выполнения всех операций за один интервал дискретизации). Количество тактов, необходимое для каждой из операций, приведено в таблице 2. Поскольку новые коэффициенты АФ вычисляются одновременно с обработкой опорного сигнала, ЦОС-ячейки программируются в соответствии с рисунком 3, J << N, а M(L+3) меньше, чем N (M+5), минимальная тактовая частота может быть оценена следующим образом:

fop > FN(M+6). (5)

Таблица 2. Количество тактов, требуемое для каждой из операций вычислительного блока

Операция Пересчет коэффициентов АФ и обновление блока памяти Wkj_RAM Обработка опорного сигнала M фильтрами ФО и обновление блока памяти ^X'mkj RAM Обработка опорного сигнала фильтром АФ и вычисление у (n)

Кол-во тактов NiM+ 5) M(L+3) N+3 + J-1

Требуемая для многоканального БХЬМБ-фильтра тактовая частота должна соответствовать скоростным характеристикам ПЛИС. С учетом того, что Гц обычно составляет единицы кГц [1], М - несколько десятков, а N - до нескольких тысяч, требуемая рабочая частота может составлять от нескольких десятков до нескольких сотен МГц. Несмотря на то, что по отдельности ЦОС-ячейки и блочная память могут

работать на частотах порядка 500-700 МГц [13-15], производительность массива вычислительных блоков, реализованного на ПЛИС, может существенно снизиться с увеличением его размеров. Это может произойти вследствие увеличения задержек распространения сигналов внутри массива. В следующем разделе анализируется зависимость максимальной тактовой частоты массива от его размера.

4. РЕЗУЛЬТАТЫ ВРЕМЕННОГО АНАЛИЗА И ИХ ОБСУЖДЕНИЕ

Результаты временного анализа проекта многоканального БХЬМБ-фильтра, представленные ниже, получены для ПЛИС ХШих 7 серии [9] при условии 18-разрядного представления чисел.

Прежде всего, необходимо рассмотреть зависимость производительности отдельного вычислительного блока от параметров м и N. ЦОС-ячейка может работать с максимальной тактовой частотой при использовании внутренних конвейерных регистров, как показано на рисунке 3 [16]. Объем одного блока памяти ПЛИС составляет 36 кбит; блоки могут объединяться попарно без потерь производительности. Объединение большего количества блоков памяти вызывает снижение производительности из-за возникновения дополнительных задержек распространения сигналов между блоками. Тем не менее, задержки эти незначительны, т.к. ПЛИС располагает специальными трассировочными ресурсами для объединения блоков памяти [17\.

Значения максимальных рабочих частот (/ор тах) вычислительных блоков при различных соотношениях MxN, полученные в результате временного анализа проекта фильтра после его размещения и разводки на ПЛИС, представлены в таблице 3. Проект, реализованный на ПЛИС АШх 7 ХС7А200Т-3, содержит вычислительный блок с настраиваемым соотношением MxN и блок управления. Ячейки блока памяти цХ'тк^ЯАМ 6-битные. Таблица 3 подтверждает, что максимальная производительность вычислительных блоков соответствует случаям, когда цХ'тк^ЯАМ умещается в одном или двух блоках памяти по 36 кбит.

Таблица 3. Максимальные рабочие частоты вычислительного блока при его реализации

на ПЛИС ХС7А200Т-3

MxN 2x1024 6x1024 12x1024 24x1024 32x1024 64x1024

/ор тах- МГц 447 447 447 446 400 337

На массив вычислительных блоков в целом задержки распространения сигналов влияют более существенно. Задержка распространения сигнала в ПЛИС зависит от количества переключающихся элементов на пути его распространения, а также от коэффициента разветвления по выходу элемента-источника сигнала. Для рассматриваемой архитектуры фильтра первый из параметров зависит от расстояния между соединяемыми элементами; второй определяется общим количеством вычислительных блоков. Таким образом, оба параметра пропорциональны К и /. Возрастание м будет ухудшать производительность в меньшей степени: во-первых,

между блоками памяти имеются специальные трассировочные ресурсы; во-вторых, увеличение М не влечет за собой столь значительного разветвления сигналов, как увеличение К и J.

В таблицах 4-6 приведены максимальные тактовые частоты массивов вычислительных блоков для различных размеров массивов и соотношений MxN.

Таблица 4. Максимальные тактовые частоты массивов вычислительных блоков, достижимые на ПЛИС ХС7Л200Т-3 при соотношении МxN 2x1024

Размер массива, Kx J

2x2 4x4 6x6 8x8 10x10

fop max-, МГц (коэффициент разветвления по умолчанию) 447 406 346 309 255

fop max, МГц (сниженный коэффициент разветвления) 447 440 408 357 312

Таблица 5. Максимальные тактовые частоты массивов вычислительных блоков, достижимые на ПЛИС 7 серии при соотношении MxN 12х 1024

ПЛИС Разме р массива, KxJ

2x2 4x4 6x6 8x8 10x10

fop max, МГц (коэффициент разветвления по умолчанию) XC7A200T-3 409 324 268 241 220

XC7K325T-3 528 421 367 317 289

XC7VX415T-3 504 421 325 303 304

fop max, МГц (сниженный коэффициент разветвления) XC7A200T-3 421 339 293 256 227

XC7K325T-3 528 425 400 333 310

XC7VX415T-3 524 439 402 335 313

Таблица 6. Максимальные тактовые частоты массивов вычислительных блоков, достижимые на ПЛИС 7 серии при соотношении MxN 36х 1024

ПЛИС Размер массива, KxJ

2x2 4x4 6x6 8x8 10x10

fop max, МГц (коэффициент разветвления по умолчанию) XC7A200T-3 393 333 222 - -

XC7K325T-3 442 400 303 142 -

XC7VX415T-3 477 414 313 144 125

fop max, МГц (сниженный коэффициент разветвления) XC7A200T-3 396 333 222 - -

XC7K325T-3 441 400 322 144 -

XC7VX415T-3 480 416 325 185 147

Таблицы 4-6 содержат результаты временного анализа для двух вариантов настроек коэффициентов разветвления: значения по умолчанию (при этом коэффициент равен 100000) и сниженного значения. Снижение коэффициентов разветвления подбиралось индивидуально для каждого размера массива. Содержащиеся в таблицах 4-6 результаты анализа показывают, что снижение коэффициента разветвления позволяет лишь незначительно улучшить производительность. Следовательно, задержки распространения сигналов по массиву вычислительных блоков в большей степени определяются расстояниями между логическими элементами.

С другой стороны, подведения ко всем вычислительным блокам требуют только сигналы ошибки, а также адресные и управляющие сигналы. Конвейеризация этих сигналов может сохранить производительность массивов больших размеров. В таблице 7 приведены результаты временного анализа, полученные для массивов вычислительных блоков различных размеров при условии конвейеризации сигналов ошибки, управляющих и адресных сигналов, а также коэффициентов ФО. В результате конвейеризации каждая строка в массиве получает сигналы с задержкой на один такт по сравнению с предыдущей строкой.

Таблица 7. Максимальные тактовые частоты массивов вычислительных блоков, достижимые на ПЛИС 7 серии при соотношении MxN 36x1024 при отсутствии и

наличии конвейеризации

Размер массива, Kx J 4x4 4x4 4x4 8x8 8x8

ПЛИС XC7A200T-3 XC7K325T-3 XC7VX415T-3 XC7K325T-3 XC7VX415T-3

fop max-, МГц (без конвейеризации) 333 400 414 142 144

fop max- МГц (с конвейеризацией) 357 425 406 246 295

ЗАКЛЮЧЕНИЕ

Увеличение количества каналов системы АПТТТ и производительности ее контроллера способствуют расширению диапазона частот подавляемого шума, повышению уровня подавления шума в контролируемой области и увеличению размеров «зоны тишины», формируемой системой. Предложенное в работе решение позволяет перейти от многопроцессорной реализации контроллера системы к использованию одной микросхемы ПЛИС.

Предложенная архитектура многоканального БХЬМБ-фильтра обеспечивает сбалансированное соотношение объемов параллельных и последовательных операций. Основное преимущество архитектуры состоит в том, что требуемое количество ЦОС-ячеек пропорционально количеству излучателей и опорных микрофонов, которых в системах АПТ обычно меньше, чем микрофонов ошибки, и намного меньше, чем количество коэффициентов фильтров. Таким образом, реализация фильтра предложенной архитектуры возможна даже на недорогих ПЛИС с небольшим количеством ячеек цифровой обработки сигналов.

ЛИТЕРАТУРА

1. C.H. Hansen et al, Active Control of Noise and Vibration, 2-nd ed., CRC Press, 2012.

2. S.M. Kuo and D.R. Morgan, Active Noise Control Systems: Algorithms and DSP Implementations, John Wiley & Sons, 1995.

3. B. Widrow and S.D. Stearns, Adaptive Signal Processing, Prentice-Hall, 1985.

4. Ушенина И.В. Математическая модель системы активного подавления случайного низкочастотного шума // Технические науки — от теории к практике / Сб. ст. по материалам LII международной научно-практической конференции. - 2015. - с. 49-54.

5. D.R.Morgan and D.A. Quinlan, "Local silencing of room acoustic noise using broadband active noise control", Applications of Signal Processing to Audio and Acoustics, 1993. Final Program and Paper Summaries, 1993 IEEE Workshop on. IEEE, 1993.

6. X. Qiu, N. Li, G. Chen, and C. H. Hansen, "The implementation of delayless subband active noise control algorithms", in Proceedings of the 2006 International Symposium on Active control of Sound and Vibration, September, 2006.

7. X. Qiu, N. Li, G. Chen, "Multiprocessor DSP Systems for Active Control", in Proceedings of 18th International Congress on Acoustics, 2004.

8. Texas Instruments Inc, http://www.ti.com/lsds/ti/processors/dsp/overview.page

9. 7 Series FPGAs Overview, http://www.xilinx.com/ support/documentation/

data_sheets/ds 180_7Series_0verview.pdf

10. High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs, http://www.xilinx.com/support/documentation/

white_papers/wp409_Floating_Point_DSP_Algorithms.pdf

11. Ушенина И.В. Способы реализации на ПЛИС многоканальных адаптивных КИХ-фильтров для систем активного подавления акустического шума // Цифровая обработка сигналов. - 2015. - № 4. - с.49-54.

12. Hawkes, G.C., DSP: Designing for Optimal Results. High-Performance DSP Using Virtex-4 FPGAs, Xilinx, 2005.

13. Artix-7 FPGAs Data Sheet: DC and AC Switching Characteristics, http://www.xilinx. com/ support/documentation/ data_sheets/ ds181_Artix_7_Data_Sheet.pdf

14. Kintex-7 FPGAs Data Sheet: DC and AC Switching Characteristics, http://www.xilinx.com/support/documentation/data_sheets/ ds182_Kintex_7_Data_Sheet.pdf

15. Virtex-7 T and XT FPGAs Data Sheet: DC and AC Switching Characteristics, http://www.xilinx.com/support/documentation/data_sheets/ds183_Virtex_7_Data_Sheet.pdf

16. 7 series DSP48E1 Slice User Guide, http://www.xilinx.com/support/documentation/ user_guides/ug479_7Series_DSP48E1.pdf

17. 7 series FPGAs Memory Resources User Guide, http://www.xilinx.com/support/ documentation/user_guides/ug473_7Series_Memory_Resources.pdf