РАЗРАБОТКА МЕТОДИКИ ФУНКЦИОНАЛЬНОЙ ВЕРИФИКАЦИИ ЦИФРОВЫХ УСТРОЙСТВ Текст научной статьи по специальности «Компьютерные и информационные науки»

УДК 621.391

ГРНТИ 50.09.31

РАЗРАБОТКА МЕТОДИКИ ФУНКЦИОНАЛЬНОЙ ВЕРИФИКАЦИИ ЦИФРОВЫХ УСТРОЙСТВ

Б.И. ЖИЛИН, кандидат технических наук, доцент

ВУНЦВВС «ВВА имени профессора Н.Е. Жуковского и Ю.А. Гагарина» (г. Воронеж)

А.А. ПИРОГОВ, кандидат технических наук, доцент

ФГБОУ ВО «Воронежский государственный технический университет» (г. Воронеж)

Ю.А. ПИРОГОВА

ФГБОУ ВО «Воронежский государственный технический университет» (г. Воронеж)

К.Д. ЦИПИНА

ФГБОУ ВО «Воронежский государственный технический университет» (г. Воронеж)

Предложен способ совершенствования методики контроля целостности данных при их передачи, хранении, обработки в различных цифровых узлах. С использованием системы автоматического проектирования Integrated Software Environment (ISE) получена модель цифрового устройства, предназначенная для вычисления контрольной суммы битов при передаче кодовой комбинации. За основу построения математической модели устройства взят алгоритм функции суммы по модулю 2. На основе разработанного алгоритма составлена программа на языке VHDL, которая позволяет перенести результаты визуального моделирования на платформу программируемых логических интегральных схем. В качестве такой платформы использована программируемая логическая интегральная схема семейства Spartan 3E фирмы Xilinx. Решена задача тестирования схемы, которая представлена двоичным сумматором, постоянным запоминающим устройством и непосредственно самим блоком контрольных сумм. В целях повышения быстродействия схемы в блок вычисления контрольных сумм включены элементы «исключающее ИЛИ». Критерием или индикатором правильности выполнения операции являлась нулевая комбинация флагов (битов) наличия ошибки на выходе устройства. Соответственно единичные значения флагов свидетельствовали о наличии ошибки в кодовой комбинации. Это можно отследить по наличию импульсов на входе и на выходе схемы. Указанный процесс проиллюстрирован на примере временных диаграмм, полученных с помощью графического анализатора, входящего в систему проектирования.

Ключевые слова: логический элемент, цифровое устройство, контрольная сумма, программируемая логическая интегральная схема, система автоматического проектирования.

Введение. В современных цифровых системах информация, которая представлена в виде битовых блоков ограниченной длины (кадров), передается по каналам связи с помехами, вследствие чего она подвержена искажениям. Эти искажения проявляются в том, что в принятой кодовой комбинации ошибочно могут быть распознаны один или несколько битов. В результате вся кодовая комбинация будет декодирована неправильно. Методы, предназначенные для обнаружения таких ошибок, основаны на добавлении к кадру некоторой служебной информации, которая в общем случае является избыточной. По этой информации (только с некоторой долей вероятности) можно судить о том, достоверно ли приняты данные, или нет. Соответственно коды, которые построены по такому принципу, являются помехоустойчивыми. Для обработки таких кодов в цифровых системах используются различные методики, одной из которых является методика вычисления контрольных сумм. Суть такой методики заключается в том, что на передающем узле по определенному алгоритму вычисляется контрольная сумма кадра или блока и вместе с основными данными посылается на

приемный узел. На приемном узле по принятой информации по тому же алгоритму повторно вычисляется контрольная сумма, которая сравнивается с принятой. В случае совпадения переданной и вычисленной контрольных сумм считается, что информация принята без ошибок. Однако в действительности ошибки могут быть, но они не обнаруживаются таким кодом. Представленная в работе методика основана на выполнении операций подсчета контрольных сумм между выходными сигналами исследуемого цифрового устройства и проверочными константами, предварительно записанных в блок перепрограммируемой памяти. За основу работы взят алгоритм функции суммы по модулю 2 (элемента «исключающее ИЛИ»).

Актуальность. Программируемые логические интегральные схемы (ПЛИС) находят все более широкое распространение в различных системах передачи, хранения и обработки информации. Они занимают ключевые позиции в таких областях как системы цифровой обработки сигналов, системы с перестраиваемой архитектурой, а также в системах на основе встраиваемых микроконтроллеров. Их основное отличие от микроконтроллеров заключается в том, что их внутренняя структура обладает «гибкостью». Они содержат память команд, встроенную подпрограмму, собственный интерфейс ввода/вывода, таймеры, счетчики и т.д. Причем все указанные устройства расположены рядом с ядром на базе одного кристалла. Если переконфигурировать внутренние блоки соответствующим образом, то можно получить микросхему, которая на аппаратном уровне выполнит все действия, привязанные к конкретной задаче. В частности, системы с перестраиваемой архитектурой представляют собой статически или динамически перепрограммируемые структуры ПЛИС, которые позволяют «приспособиться» к выполняемым в текущий момент времени арифметическим или логическим операциям. Технология изготовления ПЛИС не требует больших затрат, вследствие чего их можно использовать для реализации программного микропроцессорного ядра со всеми необходимыми функциями. В результате чего ПЛИС становятся более привлекательными устройствами, чем собственно микроконтроллеры с жесткой архитектурой [1].

Цель работы - разработка методики функционального тестирования цифровых кодовых комбинаций в массивах информации с применением системы автоматического проектирования (САПР) и программируемых логических интегральных схем (ПЛИС).

Функция, выполняемая элементом «исключающее ИЛИ» (exclusive-OR) несколько сложнее, чем в случае элемента «И» или элемента «ИЛИ». Все входы элементов «исключающее ИЛИ» равноправны, однако ни один из входов не может заблокировать другие входы, установив выходной сигнал в уровень единицы или нуля. В качестве сумматора по модулю 2 элемент «исключающее ИЛИ» используется в параллельных и последовательных делителях по модулю 2, служащих для вычисления циклических контрольных сумм [2].

Данная функция справедлива как для двух, так и для нескольких переменных (рисунок 1) и равна 1, если их значения инверсные, т.е. в каждом наборе таблицы истинности количество единиц четное. Это свойство использовано в системе тестирования, где выходные значения какого-либо цифрового автомата накапливаются в регистр, и затем высчитывается контрольная сумма с проверочными, эталонными значениями. Тест позволяет определить побитную ошибку в выходном коде, если контрольная сумма равна 0, то ошибки нет, если 1, то данные кода и проверочных символов не совпадают - ошибка.

Рисунок 1 - Диаграмма Венна элемента «Исключающего ИЛИ» (XOR)

Таблица 1 - Таблица истинности элемента «Исключающего ИЛИ»

а Ь а XOR Ь

0 0 0

0 1 1

1 0 1

1 1 0

В качестве примера для реализации программы тестирования используется двухразрядный двоичный сумматор, построенный по блочно-иерархической схеме и выполняющий операцию арифметической суммы двух чисел (рисунок 2).

Рисунок 2 - Блочно-иерархическая схема сумматора

Полный сумматор - комбинационное логическое устройство, предназначенное для сложения чисел в двоичном коде (рисунок 3). Комбинационные цифровые узлы относятся к так называемым автоматам без памяти, т.е. их последующее состояние не зависит от предыдущего. Для сложения чисел из нескольких разрядов используются многоразрядные сумматоры, которые строятся на основе одноразрядных, причем возможна реализация схем как с каскадным соединением, так и с использованием блоков ускоренного переноса. Для того чтобы получить многоразрядный сумматор, достаточно соединить входы и выходы переносов соответствующих двоичных разрядов. Подобное каскадное соединение сумматоров приводит к значительному снижению быстродействия. Прежде чем сложить ьые биты, надо ждать выходного бита переноса от сложения ь1 бит, то есть сумма в каждом разряде зависит от суммы предыдущих разрядов. Поэтому сложение с помощью каскадного сумматора выполняется за достаточно большое время. Для увеличения скорости работы двоичного сумматора применяется отдельная схема формирования переносов для каждого двоичного разряда. Ниже представлена таблица 2 истинности полного одноразрядного сумматора.

№ а! Ь! Р! & Р!+1

0 0 0 0 0 0

1 0 0 1 1 0

2 0 1 0 1 0

3 0 1 1 0 1

4 1 0 0 1 0

5 1 0 1 0 1

6 1 1 0 0 1

7 1 1 1 1 1

Рисунок 3 - Структура одноразрядного полного двоичного сумматора Переключательные функции (ПФ) полного сумматора будут иметь следующий вид:

^ = а Ь р + аЬ р + а Ь р + аЬ р

1 1 1 !т 1 1 1 !т 1 1 1 х^ 1 1 1 !т 1

р , = аЬ р + а Ь р + аЬ р + аЬ р

-1 1+1 11-^1 11-^1 11-^1 11-^1

(1)

где а и Ь1 - разряды двоичного числа, Р1 - бит переноса из предыдущего разряда, Sl - бит суммы по модулю 2, Р1+1 - бит переноса.

Выполним минимизацию ПФ, получим следующие выражения для функции суммы Si и функции переноса Рi+l [3]

р+i = biPi + aiPi + atbi,

(2)

s, = P+i '(a, + ¡J, + Pi)+aibiPi.

(3)

Так как ПЛИС имеет высокую степень интеграции, то логическая функция, которая должна быть выполнена, программным способом заносится в саму микросхему. Такая технология программирования имеет неоспоримые преимущества перед технологией программирования микроконтроллеров с жесткой архитектурой:

- от начала проектирования ПЛИС до ее использования проходит совсем небольшой период времени;

- САПР, которые применяются для проектирования ПЛИС гораздо доступнее и дешевле, чем те, которые предназначены для программирования микроконтроллеров;

- в процессе использования ПЛИС, а также в ходе отладки программирования возможно быстро и многократно менять и совершенствовать как сами логические элементы, так и межэлементные связи;

- упрощается решение задачи согласования интерфейсов микросхем за счет того, что ПЛИС позволяет легко перенастраивать блоки ввода/вывода на различные сигнальные структуры;

- ПЛИС способна накапливать внутри себя временные диаграммы сигналов, которые впоследствии можно вывести на компьютер и проследить за их изменениями (в настоящей работе для этой цели используется графический анализатор).

Наряду с преимуществами, ПЛИС не лишены и недостатков, например:

- площадь, которую занимает схема проекта на кристалле больше, чем у микроконтроллеров. Кроме того, быстродействие и надежность таких схем несколько ниже, чем у тех же проектов, реализованных на БИС (больших интегральных схемах);

- при использовании ПЛИС приходится предусматривать возможности импортозамещения в условиях возникающих ограничений на поставки современных микросхем.

В настоящей работе для решения задачи проверки правильности кодовых комбинаций предлагается использовать ПЛИС построенной по технологии FPGA (Field-Programmable Gate Array), которая идет в составе отладочной платы Basys 2 фирмы Digilent, содержащей отдельную микросхему программируемого постоянного запоминающего устройства. Внутренняя структура ПЛИС представляет собой матрицу программируемых логических блоков или макроячеек. Выбор авторами такой структуры обусловлен возможностью значительного увеличения как быстродействия, так и разрядности обрабатываемых кодовых комбинаций. За счет того, что отдельные блоки могут работать с небольшим количеством членов логических выражений, то в случае необходимости добавления новых переменных, это можно легко сделать, добавив дополнительный массив расширения. Также макроячейка выходной логики сама может быть запрограммирована, что позволяет выбрать требуемую комбинацию свойств. Общая схема блока тестирования цифровых устройств представлена ниже.

Предлагаемая методика предполагает наличие в схеме тестирования непосредственно самого цифрового устройства (в нашем случае это двухразрядный двоичный сумматор), постоянного запоминающего устройства с записанными проверочными кодовыми комбинациями и блока контрольной суммы, который представляет набор элементов XOR, вычисляющих контрольную сумму и определяющих ошибку работы устройства (рисунок 4).

Предложенный метод универсален, т.к. программно позволяет менять разрядность и подходит под различные комбинационные цепи.

Test_syst1

Рисунок 4 - Схема тестирования цифровых устройств

Для программирования разработанной электронной системы наилучшим образом подходит язык VHDL. Компилятор данного языка может использоваться на обычных персональных компьютерах, а сама программа может выводиться из обычного текстового файла, что существенно облегчает моделирование самой схемы. Кроме того, используемый пакет программного обеспечения ISE широко доступен, согласован с требованиями компилятора и приспосабливает полученные результаты к архитектуре используемой ПЛИС. Это позволяет с максимальной точностью определить все внутренние связи устройства.

Блок памяти в работе также описан на языке программирования VHDL, фрагмент листинга программы представлен ниже: library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

entity mem_rom is port(adrs: std_logic_vector(4 downto 0); dt_o: out

std_logic_vector(7 downto 0)); end;

architecture behave of mem_rom is

type mem_tp is array (0 to 31) of std_logic_vector (7 downto 0);

signal main_rom: mem_tp := ( -- /0 00 00 00 0 -- / p1 s b a p0 "00000000",

"00100010",

"11011101", "11111111");

begin

dt_o <= main_rom(conv_integer(adrs)); end; [4]

Синтезированный модуль памяти содержит входную 5-разрядную адресную шину и 8-разрядную выходную шину (рисунок 5). По адресной шине поступают коды соответствующие адресам ячеек памяти, каждая из которых содержит проверочную кодовую комбинацию для исследуемого цифрового устройства.

Рисунок 5 - Модуль памяти ROM

Выбранная кодовая комбинация через выходную шину далее подается на блок контрольной суммы и исследуемое устройство. Для двухразрядного цифрового двоичного сумматора структура проверочной кодовой комбинации представлена на таблице 3, представляет собой 8-разрядное кодовое слово.

Таблица 3 - Таблица истинности для полного одноразрядного сумматора

7 6 5 4 3 2 1 0

P1 S1 S0 B1 B0 A1 A0 P0

Младшие разряды проверочного кода (4:0) соответствуют разрядам складываемых сумматором чисел и входного бита переноса. Старшие разряды (7:5) отвечают за результат суммы и флаг переполнения. Таким образом, проверочное кодовое слово содержит информацию о результате сложения и показывает при этом соответствующие входные значения переменных. С учетом входных 5 разрядов блока сумматора, получаем 32 возможные комбинации, которые и сохраняем в память.

В представленной схеме тестирования младшие разряды проверочного кода подаются на сумматор, а старшие на блок контрольной суммы. Блок контрольных сумм состоит их трех элементов XOR, выполняющих операцию суммы по модулю 2 между старшими разрядами проверочной кодовой комбинации и выходными сигналами S0, S1, Р1 сумматора (рисунок 6). Если на выходе блока флаги наличия ошибки ЕР0, ES0, ES1 равны нулю, то это означает, что контрольные суммы равны нулю и текущая операция, выполняемая сумматором, прошла без ошибок. Наличие единицы на выходе будет свидетельствовать о наличии ошибки в соответствующей операции.

сИесквгтИ Рисунок 6 - Блок контрольных сумм

Далее проведем моделирование схемы тестирования и получим следующие временные диаграммы.

Ыате о I ю , 20 , 30 40 50 ! 60 70 . , 80 90 , 100 пэ

асМ

асЮ(4) I

асМ(З) I I I

аМ(2) I I I I I I I

асЮ(1) .........I.....

ас)с)(0) _1 Ы 1_П_1 Ы 1_П_1 |__| |__| |_| |_| |_ГП_| |_П_П_Г

АО

А1 ...............

во I I I I I I I

В1 I I I

эо III II......I I I I I I........

......I.....I......

Р0 I

Р1 III.......I

ЕРО

ЕЭО

ЕЭ1

Рисунок 7 - Временная диаграмма работы системы тестирования

На данной диаграмме (рисунок 7) видно, что флаги ошибок ЕР0, ES0, ES1 равны нулю, т.е. сумматор работает правильно. Это также можно отследить по импульсам его входных и выходных значений.

Рисунок 8 - Схема сумматора с ошибкой в структуре

Внесем намеренно в схему сумматора ошибку, как показано на рисунке 8. В результате для вычисления суммы будет подаваться не инверсное значение, а прямое значение функции переноса, что приведет к неверной работе сумматора и появлению флага ошибки суммы ES0 и ES1 (рисунок 9).

Рисунок 9 - Временная диаграмма работы системы тестирования

Выводы. Обоснована эффективность применения усовершенствованной методики функциональной верификации цифровых устройств при тестировании обрабатываемых данных на наличие ошибок.

В основу данной методики положена математическая модель устройства вычисления контрольных сумм, которая базируется на алгоритме работы логического элемента суммы по модулю 2. Свойство функции «исключающее ИЛИ» использовано для реализации системы тестирования, где входные значения цифрового устройства складываются с проверочной кодовой комбинацией. Показана целесообразность совместного использования двоичного сумматора и постоянного запоминающего устройства, когда проверочные коды последовательно заносятся в постоянную память. Это позволяет подавать их на вход блока тестирования в автоматическом режиме, что в значительной мере сокращает временные затраты на вычисление контрольных сумм при обработке кодовой комбинации.

Представленная методика аппаратно реализована на основе отладочной платы Basys 2. Данная плата содержит программируемую интегральную схему Xilinx семейства Spartan 3E и встроенную энергонезависимую перепрограммируемую память, которая прошивается в соответствии с написанной программой.

Направления дальнейших исследований связаны с увеличением разрядности обрабатываемых данных, возможности их изменения на программном уровне, что в конечном итоге позволит адаптировать всю систему тестирования практически под любой цифровой автомат.

Также планируется реализация системы кодирования на ПЛИС с использованием кода Хэмминга. Потенциально на базе ПЛИС возможно реализовать полноценную систему кодирования и декодирования данных, направленную на защиту информационных кодовых комбинаций от ошибок, дополненных представленной методикой тестирования. Преимуществом данной системы является быстрая и простая настройка под определенную задачу с возможностью динамического реконфигурирования.

СПИСОК ЛИТЕРАТУРЫ

1. Швецов Н.И., Богушевич Е.В. Исследование области применения ПЛИС в системах управления и связи. Инновационные научные исследования. 2021. № 11-3 (13). С. 20-25.

2. Новиков Ю.В. Введение в цифровую схемотехнику. М.: БИНОМ, 2007. 343 с.

3. Пирогов А.А., Балашов Ю.С. Методика сквозного проектирования арифметических устройств на ПЛИС. М.: Радиотехника, 2019. № 6. С. 173-179.

4. Поляков А.К. Языки VHDL и VERILOG в проектировании цифровой аппаратуры. М.: СЛОН-Пресс, 2003. 320 с.

REFERENCES

1. Shvecov N.I., Bogushevich E.V. Issledovanie oblasti primeneniya PLIS v sistemah upravleniya i svyazi. Innovacionnye nauchnye issledovaniya. 2021. № 11-3 (13). pp. 20-25.

2. Novikov Yu.V. Vvedenie v cifrovuyu shemotehniku. M.: BINOM, 2007. 343 p.

3. Pirogov A.A., Balashov Yu.S. Metodika skvoznogo proektirovaniya arifmeticheskih ustrojstv na PLIS. M.: Radiotehnika, 2019. № 6. pp. 173-179.

4. Polyakov A.K. Yazyki VHDL i VERILOG v proektirovanii cifrovoj apparatury. M.: SLON-Press, 2003. 320 p.

© Жилин Б.И., Пирогов А.А., Пирогова Ю.А., Ципина К. Д., 2023

Жилин Борис Иванович, кандидат технических наук, доцент, старший преподаватель кафедры радиоэлектроники, Военный учебно-научный центр Военно-воздушных сил «Военно-воздушная академия имени профессора Н.Е. Жуковского и Ю.А. Гагарина» (г. Воронеж), Россия, 394064, г. Воронеж, ул. Старых Большевиков, 54А, borishms@mail.ru.

Пирогов Александр Александрович, кандидат технических наук, доцент, доцент кафедры конструирования и производства радиоаппаратуры, Федеральное государственное бюджетное образовательное учреждение высшего образования «Воронежский государственный технический университет», Россия, 394000, г. Воронеж, Московский проспект, 14, pirogov.alx@gmail.com.

Пирогова Юлия Александровна, аспирант кафедры конструирования и производства радиоаппаратуры, Федеральное государственное бюджетное образовательное учреждение высшего образования «Воронежский государственный технический университет», Россия, 394000, г. Воронеж, Московский проспект, 14, gvendilon@mail.ru.

Ципина Ксения Дмитриевна, аспирант кафедры конструирования и производства радиоаппаратуры, Федеральное государственное бюджетное образовательное учреждение высшего образования «Воронежский государственный технический университет», Россия, 394000, г. Воронеж, Московский проспект, 14, ksutsipina@mail.ru.

g' и

UDK 621.391

GRNTI 50.09.31

DEVELOPMENT OF A METHODOLOGY FOR DIGITAL DEVICES FUNCTIONAL

VERIFICATION

B.I. ZHILIN, Candidate of Technical Sciences, Associate Professor

MESC AF «N.E. Zhukovsky and Y.A. Gagarin Air Force Academy» (Voronezh)

A.A. PIROGOV, Candidate of Technical Sciences, Associate Professor

Voronezh State Technical University (Voronezh)

Y.A. PIROGOVA

Voronezh State Technical University (Voronezh)

K.D. TSIPINA

Voronezh State Technical University (Voronezh)

Data integrity monitoring methodology improving means during their transmission, storage and processing in various digital nodes is proposed. A digital device model designed to calculate the checksum of bits when transmitting a code combination was obtained using the Integrated Software Environment (ISE) automatic design system. The algorithm of the sum function modulo 2 is taken as the basis for constructing a mathematical model of the device. The program in the VHDL language, which allows to transfer the results of visual modeling to the platform of programmable logic integrated circuits, is based on the developed algorithm. The programmable logic integrated circuit of the Spartan 3E family of Xilinx is used as such the platform. The task of testing the circuit, which is represented by a binary adder, a permanent storage device and the checksum block itself, has been solved. The «exclusive OR» elements are included in the checksum calculation block in order to improve the performance of the scheme. The criterion or indicator of the operation correctness was a zero combination of flags (bits) of the presence of an error at the output of the device. Accordingly, the single values of the flags indicated the presence of an error in the code combination. This can be tracked by the presence of pulses at the input and output of the circuit. This process is illustrated by the example of time diagrams obtained using a graphical analyzer included in the design system.

Keywords: logic element, digital device, checksum, programmable logic integrated circuit, automatic design system.