CC BY
12СХЕМОТЕХНИКА И ПРОЕКТИРОВАНИЕ CIRCUIT ENGINEERING AND DESIGN
УДК 004.023:621.3.049.771.14 DOI: 10.24151/1561-5405-2020-25-1-48-57
Разработка и сравнительный анализ методов решения задачи размещения для реконфигурируемых систем на кристалле
С.В. Гаврилов, Д.А. Железников, Р.Ж. Чочаев
Институт проблем проектирования в микроэлектронике Российской академии наук, г. Москва, Россия
sergey_g@ippm.ru
Одним из основных и наиболее трудоемких этапов проектирования в базисе реконфигурируемых систем на кристалле является размещение элементов. В работе проведен сравнительный анализ методов решения задачи размещения элементов в маршруте топологического синтеза цифровых схем в базисе реконфигурируемых систем на кристалле с островной иерархической архитектурой. Рассмотрены алгоритмы размещения с применением метода имитации отжига. Последовательный многоуровневый алгоритм размещения состоит из двух этапов: глобального размещения групп логических элементов и последовательного детального размещения внутри групп. Конкурентный многоуровневый алгоритм размещения аналогичен первому, но на этапе детального размещения перестановки логических элементов выполнены во всех группах одновременно. В стандартном плоском алгоритме размещения этап глобального размещения отсутствует, а перестановка логических элементов не ограничена рамками групп. Тестирование алгоритмов осуществлено в базисе реконфигурируемой системы на кристалле отечественного производства. Результаты экспериментов показывают, что применение стандартного плоского алгоритма размещения позволяет повысить трассируемость проектируемых схем, уменьшить общую длину межсоединений, а также повысить быстродействие до 49 %.
Ключевые слова: размещение элементов; автоматизация проектирования; программируемые логические интегральные схемы; реконфигурируемые системы на кристалле
Финансирование работы: работа выполнена при финансовой поддержке РФФИ (проект № 18-07-00621) и Минобрнауки России (тема № АААА-А19-119041290011-7).
Для цитирования: Гаврилов С.В., Железников Д.А., Чочаев Р.Ж. Разработка и сравнительный анализ методов решения задачи размещения для реконфигурируемых систем на кристалле // Изв. вузов. Электроника. 2020. Т. 25. № 1. С. 48-57. DOI: 10.24151/1561-5405-2020-25-1-48-57
© С.В. Гаврилов, Д.А. Железников, Р.Ж. Чочаев, 2020
Development and Comparative Analysis of Placement Methods for Reconfigurable Systems-on-a-Chip
S.V. Gavrilov, D.A. Zheleznikov, R.Z. Chochaev
Institute for Design Problems in Microelectronics of Russian Academy of Sciences, Moscow, Russia
sergey_g@ippm.ru
Abstract: Placement stage is one of the most crucial and time-consuming stages of design flow in the basis of reconfigurable systems-on-chip (RSoC). In this work the analysis of various approaches to solving the elements' placement in the topological synthesis flow of digital circuits in the RSoC basis with an island hierarchical architecture has been presented. Various approaches of implementation of the placement algorithm using the simulated annealing method have been considered. The first approach represents the global placement of logic elements and sequential detailed placement within groups. The second approach is similar to the first one, but at the detailed placement the rearrangement of logic elements have been performed simultaneously in all groups. In the third approach the global placement step is absent and the rearrangement of the logic elements is not limited by the borders of the groups. The testing of the algorithms has been performed in the domestic RSoC basis. The experimental results demonstrate that usage of the third approach allows to increase the routability of the circuits being designed, to reduce the length of interconnections, as well to improve the speed up to 49 %.
Keywords: placement; computer-aided design; Field-Programmable Gate Array (FPGA); Reconfigurable Systems-on-Chip (RSoC).
Funding: this study has been conducted with financial support from Russian Foundation for Basic Research (project № 18-07-00621) and Ministry of Education and Sciences of Russia (state № АААА-А19-119041290011-7).
For citation: Gavrilov S.V., Zheleznikov D.A., Chochaev R.Z. Development and comparative analysis of placement methods for reconfigurable systems-on-a-chip. Proc. Univ. Electronics, 2020, vol. 25, no. 1, pp. 48-57. DOI: 10.24151/1561-5405-2020-25-1-48-57
Введение. Реконфигурируемая система на кристалле (РСнК) представляет собой интегральную схему, в которой могут быть интегрированы память, процессорные ядра, программируемая логика и различные сложнофункциональные блоки (IP-ядра специального назначения). Программируемая часть чаще всего представляется в виде ПЛИС.
Цель настоящей работы - разработка алгоритмов размещения элементов для РСнК «А01» отечественного производства с островной иерархической архитектурой. Конфигурируемые логические блоки в данной РСнК объединены в группы по 256 элементов. Помимо программируемой логики также имеются сложнофункциональные блоки фазовой автоподстройки частоты (ФАПЧ), умножители, блоки оперативного запоминающего устройства (ОЗУ) и интерфейс LVDS (Low Voltage Differential Signaling). Для трассировки используются быстрые локальные трассы и глобальные шины.
Обзор существующих подходов к решению задачи размещения. Задача размещения является одной из самых сложных в маршруте топологического проектирования в базисе ПЛИС и РСнК [1]. Необходимо определить оптимальное расположение элементов на кристалле с точки зрения временных ограничений (timing-driven placement), разводимости (routability-driven placement) и суммарной длины межсоединений (wirelength-driven placement). Существующие алгоритмы размещения можно разделить на несколько групп в зависимости от применяемого подхода к решению этой задачи.
К первой группе относятся алгоритмы дихотомического размещения [2, 3], в основе которых лежат алгоритмы декомпозиции. С помощью этих алгоритмов проектируемая схема и область размещения разбиваются на подсхемы и подобласти с последующим назначением получившихся подсхем на соответствующие подобласти. Целевой функцией в данном случае является взвешенная стоимость сечений, т.е. количество связей между подсхемами. Дихотомические алгоритмы успешно применяются для размещения схем в небольших иерархических ПЛИС и РСнК с симметричной структурой межсоединений. Основные недостатки данных алгоритмов заключаются в сложности единовременного учета разнородных критериев и низкой устойчивости к малым изменениям на входе.
Ко второй группе относятся метаэвристические алгоритмы, например на основе метода имитации отжига [4] или генетические алгоритмы [5]. Данные алгоритмы оптимизации широко используются в современных САПР, особенно распространены алгоритмы на основе метода имитации отжига. Данный метод характеризуется гибкостью, простотой и высокой эффективностью, а также наличием доказательства асимптотической сходимости [6], возможностью преодолевать локальные оптимумы целевой функции благодаря учету решений, ухудшающих значение целевой функции. Также метод имитации отжига используется в комбинации с различными методами генерации начального размещения, позволяющими ускорить его сходимость. Недостатком метаэв-ристических алгоритмов на основе метода имитации отжига является падение быстродействия с ростом размерности задачи.
Алгоритмы третьей группы возникли при попытке решить проблему размещения для схем, с которыми традиционный метод отжига не справляется. К этой группе относятся так называемые аналитические алгоритмы [7, 8]. Задача размещения представляется в аналитическом виде и решается численными методами. После численного решения задачи, чтобы избежать стягивания элементов в одну точку, также применяются различные методы локальной оптимизации и легализации. Основное преимущество данных алгоритмов заключается в высоком быстродействии для схем большой размерности. В то же время эти алгоритмы достаточно сложны и нуждаются в дополнительных методах легализации и локальной оптимизации, эффективность которых существенно влияет на итоговый результат.
Несмотря на то что в зарубежных коммерческих САПР на данный момент наиболее популярны аналитические алгоритмы, в академической среде не прекращаются попытки повышения быстродействия метода отжига для задач больших размерностей [9].
Проанализируем различные алгоритмы решения задачи размещения с применением метода имитации отжига. В первых двух алгоритмах используется многоуровневый подход. Третий алгоритм представляет собой стандартный плоский подход к задаче размещения. Тестирование алгоритмов осуществляется в базисе РСнК «А01» [10] отечественного производства (рисунок) на тестовых схемах из наборов ISCAS-85/89 [11, 12], LGSynth89 [13], а также на схеме микропроцессора Intel 8051 [14].
Структура РСнК «А01»: GLE - группа логических элементов; IO - группа ячеек ввода-вывода;
MULT - умножитель; RAM - блоки памяти ОЗУ; PLL - блок ФАПЧ; LVDS - LVDS-порт Architecture of RSoC «А01»: GLE - group of logic elements; IO - group of input-output cells; MULT - multiplier; RAM - random access memory; PLL - phase-locked loop; LVDS - low-voltage
differential signaling port
Описание разработанных алгоритмов размещения. Последовательный многоуровневый алгоритм размещения. Последовательный многоуровневый алгоритм размещения (ПМАР) включает в себя два основных этапа: глобальное размещение групп логических элементов (ГЛЭ) и детальное размещение логических элементов (ЛЭ) внутри ГЛЭ.
ПМАР применяется в паре с соответствующим алгоритмом декомпозиции. С помощью него исходная схема разбивается на необходимое количество групп, которые затем передаются на этап глобального размещения. В работе используется комбинация методов, состоящая из модифицированного алгоритма iRAC [15] и оптимизационного алгоритма на основе метода имитации отжига [10].
На этапе глобального размещения применяется подход, описанный в работе [16]. На первом шаге выполняется генерация начального размещения с помощью силового метода. Псевдокод силового метода размещения имеет вид
Пока все ГЛЭ не размещены,
Для каждой ГЛЭ g 6 G:
Если среди связанных с g групп есть размещенные, Вычислить координаты центра масс (xg, yg), Найти ближайшую к центру масс незанятую группу pb, Разместить g в pb.
Координаты центра масс вычисляются относительно уже размещенных элементов. После их вычисления выполняется поиск ближайшей свободной к ним позиции. Размещение завершается, когда для всех групп определены их конкретные позиции.
На втором шаге выполняется оптимизация по суммарной длине цепей полученного начального размещения модифицированным методом имитации отжига. Разработанная целевая функция имеет следующий вид:
f Л
Cost = ^ ^ InCost) + ^ OutCost/
iGLabs
1 1
^ iGInputs j'&Outputs J
где InCost'l и OutCosj - «входная» и «выходная» компоненты целевой функции; Labs -список всех ГЛЭ; Inputs, Outputs - списки выходов и выходов l-й ГЛЭ.
«Входная» компонента рассчитывается по формуле
InCosti = 9(|х, - х\ +1y, - yt I),
где ф - коэффициент, который равен 4, если среди терминалов цепи есть ячейка ввода-вывода или IP-блок, и равен 1 во всех остальных случаях; (xi, yj) - координаты l-й ГЛЭ; (xi, yi) - координаты источника i-го сигнала.
«Выходная» компонента рассчитывается по формуле
OutCost 1 = ^ ю (I x - x\ + |yi- yt I),
tGi
где t - терминал j-го выхода l-й ГЛЭ; ю - коэффициент, равный 3, если среди терминалов цепи есть IP-блок или ячейка ввода-вывода, и равный 1 во всех остальных случаях; (xt, yt) - координаты блока, подключенного к t-му терминалу.
Коэффициенты ф и ю предназначены для размещения как можно ближе к группам, связанным с блоками ввода-вывода и IP-блоками, чтобы минимизировать количество используемых трассировочных ресурсов. Для вычисления оставшихся основных параметров используются методы, описанные в работе [4]. Начальная температура вычисляется следующим образом:
Tmtia! = 40D( NLabs ) ,
где D(Nbabs) - среднеквадратическое отклонение целевой функции при NLabs перестановках; NLabs - количество групп логических элементов.
В качестве операторов перехода в новое состояние используются следующие: перестановка пары групп логических элементов между собой и перемещение группы на свободную позицию.
Этап размещения логических элементов в группах состоит из генерации начального размещения и его оптимизации методом имитации отжига. Перед генерацией начального размещения определяется порядок ГЛЭ, в которых будет выполняться детальное размещение. Порядок определяется расположением ГЛЭ на кристалле. Первыми размещаются элементы в группах, которые расположены в верхней части кристалла. В пределах одного ряда более высокий порядок имеют элементы, находящиеся ближе к левому краю. После начального размещения осуществляется оптимизация полученного решения методом имитации отжига. В качестве целевой функции используется суммарная длина цепей, для оценки которой применяется модель Star+ [16]:
Cost = z GNets (| NH Ned),
IML =«« - #+P
к
где T = 2 xi ; S = 2 X ; а = 1,56, Р = 1,0; k - количество терминалов цепи l;
VieNetj VieNetj
xi - координаты элемента по оси x.
Количество итераций и параметры процесса охлаждения описаны в работе [4]. Для генерации нового решения используются стандартные операторы перехода (операторы перестановки и перемещения ЛЭ).
Конкурентный многоуровневый алгоритм размещения. В конкурентном многоуровневом алгоритме размещения (КоМАР) применяется тот же подход, что и в ПМАР, но на каждой итерации детального размещения перестановки выполняются конкурентно во всех группах логических элементов. Псевдокод алгоритма имеет следующий вид:
S - некоторое решение, T - температура,
Cost(S) - значение целевой функции для решения S.
S = Начальное решение(),
T = Начальная температура Tinitial,
Пока не выполнено условие окончания отжига,
Пока количество итераций iter < максимального значения L. Для каждой группы логических элементов g Sgnew = Новое решение (Sg), А = Cost(Snewg) - Cost(Sg), rand = случайное число в интервале [0, 1]. Если А < 0,
Sg = Snewg. Если Sbestg > Sg,
Sbestg = Sg. Иначе, если rand < exp(-A / T), Sg = Snewg, Обновить температуру (T).
На каждой итерации внутреннего цикла алгоритма выполняются поочередные перестановки ЛЭ во всех ГЛЭ. Целевая функция рассчитывается отдельно для каждой группы в соответствии с моделью длины межсоединений Star+. Остальные параметры алгоритма аналогичны ПМАР.
Стандартный плоский алгоритм размещения. Стандартный плоский алгоритм размещения (СПАР) состоит из этапов начального размещения и оптимизации методом имитации отжига. Начальное решение генерируется за два шага: сначала с помощью силового алгоритма, описанного ранее, вычисляется размещение ГЛЭ, а затем в группах последовательно вычисляется начальное размещение. После этого начинается оптимизация методом имитации отжига. Область перестановок и перемещений ограничена только размерами кристалла и максимальным количеством ЛЭ в группах.
Целевая оценочная функция имеет следующий вид:
n
Cost = YuWL{ni) + 4Do2 ,
i=1
где WL(ni) - длина цепи ni согласно модели Star+; Do - перегруженность, равная
Do = £max(0, NtJ -D^).
Здесь Nj - количество ЛЭ в группах с относительными координатами (i, j); Dmax - максимальная емкость ГЛЭ, задаваемая пользователем.
Перегруженность групп также учитывается при генерации нового размещения. Перемещение ЛЭ из одной группы в другую выполняется тогда и только тогда, когда количество элементов в группе после этого не превышает Dmax на 25 %. Для вычисления остальных параметров алгоритма используются методы, описанные в работе [4].
Результаты численных экспериментов. Тестирование алгоритмов проводилось в базисе РСнК «А01». Кластеризация осуществлялась модифицированным алгоритмом iRAC. После чего выполнялся запуск рассмотренных алгоритмов. Для трассировки полученного размещения использовался модифицированный алгоритм Pathfinder [18], описанный в работе [19]. В качестве тестовых применялись схемы из наборов ISCAS-85/89, LGSynth-89 и схема микроконтроллера Intel 8051. Результаты численных экспериментов по трассируемости тестовых схем представлены в табл.1.
Таблица 1
Результаты экспериментов
Table 1
Experimental results
Схема Количество Алгоритм Длина цепей Относительное изменение длины цепей после отжига,% Количество неоттрасси-рованных цепей
ЛЭ ГЛЭ
до отжига после отжига
apex3 921 10 ПМАР 4,13 3,42 -17 0
КоМАР 3,32 -19 0
СПАР 1,7 -58 0
apex4 1514 10 ПМАР 6,1 4,3 -30 0
КоМАР 4,3 -30 3
СПАР 2,0 -67 150
s38417 5247 85 ПМАР 14,12 10,1 -28 0
КоМАР 3,49 -75 0
СПАР 3,51 -75 0
Intel 8051 6058 86 ПМАР 39,53 33,79 -14 1154
КоМАР 21,96 -44 642
СПАР 6,08 -85 239
Из табл.1 видно, что взвешенная общая длина межсоединений при использовании СПАР уменьшается до 85 % относительно начального решения. Уменьшение общей длины межсоединений КоМАР и СПАР также позволяет повысить трассируемость схемы 8051 по сравнению с ПМАР.
В табл.2 приведены результаты статического временного анализа, выполненного после размещения и трассировки тестовых схем. Видно, что применение СПАР позволяет повысить быстродействие схем в базисе РСнК «А01», причем для самой большой схемы s38417 достигается ускорение до 49 % относительно ПМАР и до 40 % относительно КоМАР.
Таблица 2
Результаты статического временного анализа
Table 2
Static timing analysis results
Задержка, нс
Схема Количество ЛЭ
ПМАР КоМАР СПАР
c1908 171 46,3 45 42,7
s953 219 20,5 23,8 18,9
c6288 1146 117,4 113,1 100
s38417 5248 114,7 96,5 58
Заключение. Анализ эффективности последовательного многоуровневого, конкурентного многоуровневого и стандартного плоского алгоритмов размещения, проведенный в базисе РСнК «А01», показал следующее. Наиболее эффективным как по трас-сируемости, так и по быстродействию является стандартный плоский алгоритм размещения. С его помощью удалось добиться повышения трассируемости тестовых схем, уменьшения общей длины межсоединений, а также повышения быстродействия проектируемых схем до 49 %.
Литература
1. Hauck S., DeHon A. Reconfigurable computing: The theory and practice of FPGA-based computation. San Francisco: CA, Morgan Kaufmann Publishers Inc., 2007. 944 p.
2. Shahookar K., Mazumder P. VLSI cell placement techniques // ACM Computing Surveys (CSUR). 1991. Vol. 23. No. 2. P. 143-220.
3. Rose J., Snelgrove W., Vranesic Z. ALTOR: an automatic standard cell layout program // Proc. of the Canadian Conference on VLSI. 1985. P. 169-173.
4. Betz V., Rose J. VPR: a new packing, placement and routing tool for FPGA research. // Proc. of the Seventh International Workshop on Field-Programmable Logic and Applications. Springer-Verlag. 1997. P. 213-222.
5. Baruch Z., Cret O., Giurgiu H. Genetic algorithm for FPGA placement // Proc. of the 12th International Conference on Control Systems and Computer Science (CSCS12). 1999. Vol. 2. P. 121-126.
6. HajekB. Cooling schedules for optimal annealing // Math. Oper. Res. 1988. Vol. 13. P. 311-329.
7. Ripple 2.0: high quality routability-driven placement via global router integration / X. He, T. Huang, W.-K. Chowet al. // ACM/IEEE Design Automation Conference (DAC). 2013. P. 152:1-152:6.
8. HajekB. Cooling schedules for optimal annealing // Math. Oper. Res. 1988. Vol. 13. P. 311-329.
9. Gort M., Anderson J.H. Analytical placement for heterogeneous FPGAs // 22nd Intern. Conf. on Field Programmable Logic and Applications (FPL). 2012. P. 143-150.
10. Gavrilov S., Zheleznikov D., Khvatov V., Chochaev R. Clustering optimization based on simulated annealing algorithm for reconfigurable systems-on-chip // 2018 IEEE Conf. of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus). Moscow, 2018. P. 1492-1495.
11. Brglez F., Bryan D., Kozminski K. Combinational profiles of sequential benchmark circuits // Proc. of the Intern. Symposium of Circuits and Systems. 1989. P. 1929-1934.
12. Bryan D. The ISCAS '85 Benchmark circuits and netlist format. North-Carolina State University, 1985.
P. 4.
13. Yang S. Logic synthesis and optimization benchmarks // Technical Report, MCNC, Dec. 1988 MCNC International Workshop on Logic Synthesis, 1989. P. 14.
14. 8051 core: Overview. URL: https://opencores.org/projects/8051 (дата обращения: 18.06.2019).
15. Singh A., Marek-Sadowska M. Efficient circuit clustering for area and power reduction in FPGAs // ACM Transactions on Design Automation of Electronic Systems. 2002. Vol. 7. No. 4. P. 643-663.
16. Gavrilov S., Zheleznikov. D., Chochaev R. Simulated annealing based placement optimization for reconfigurable systems-on-chip // 2019 IEEE Conf. of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus). Saint Petersburg; Moscow, 2019. P. 1597-1600.
17. Near-linear wirelength estimation for FPGA placement / M. Xu, G. Grewal, S. Areibi et al. // Canadian Journal of Electrical and Computer Engineering. 2009. Vol. 34. No. 3. P. 125-132.
18. McMurchie L., Ebeling C. PathFinder: a negotiation-based performance-driven router for FPGAs // Third Intern. ACM Symposium on Field-Programmable Gate Arrays. Napa Valley, CA, USA. 1995. P. 111-117.
19. Гаврилов С.В., Железников Д.А., Чочаев Р.Ж., Эннс В.И. Адаптация метода моделирования отжига для размещения элементов в базисе реконфигурируемых систем на кристалле // Электронная техника. Сер. 3. Микроэлектроника. 2018. № 4 (172). С. 55-61.
Поступила в редакцию 24.06.2019 г.; после доработки 24.06.2019 г.; принята к публикации 19.11.2019 г.
Гаврилов Сергей Витальевич - доктор технических наук, профессор, директор Института проблем проектирования в микроэлектронике Российской академии наук (Россия, 124365, г. Москва, г. Зеленоград, ул. Советская, 3), sergey_g@ippm.ru
Железников Даниил Александрович - научный сотрудник отдела САПР Института проблем проектирования в микроэлектронике Российской академии наук (Россия, 124365, г. Москва, г. Зеленоград, ул. Советская, 3), zheleznikov_d@ippm.ru
Чочаев Рустам Жамболатович - инженер-исследователь отдела САПР Института проблем проектирования в микроэлектронике Российской академии наук (Россия, 124365, г. Москва, г. Зеленоград, ул. Советская, 3), chochaev_r@ippm.ru
References
1. Hauck S., DeHon A. Reconfigurable Computing: The theory and practice of FPGA-based computation. San Francisco, CA, Morgan Kaufmann Publishers Inc., 2007. 944 p.
2. Shahookar K., Mazumder P. VLSI cell placement techniques. ACM Computing Surveys (CSUR), 1991, vol. 23, no. 2, pp. 143-220.
3. Rose J., Snelgrove W., Vranesic Z. ALTOR: An automatic standard cell layout program. Proceedings of the Canadian Conference on VLSI, 1985, pp. 169-173.
4. Betz V., Rose J. VPR: a new packing, placement and routing tool for FPGA research. Proceedings of the Seventh International Workshop on Field-Programmable Logic and Applications. Springer-Verlag, 1997, pp. 213-222.
5. Baruch Z., Cret O., Giurgiu H. Genetic algorithm for FPGA placement. Proceedings of the 12th International Conference on Control Systems and Computer Science (CSCS12), 1999, vol. 2, pp. 121-126.
6. Hajek B. Cooling schedules for optimal annealing. Math. Oper. Res., 1988, vol. 13, pp. 311-329.
7. He X., Huang T., Chow W.-K., Kuang J., Lam K.-C., Cai W., Young E. F. Y. Ripple 2.0: high quality routability-driven placement via global router integration. ACM/IEEE Design Automation Conference (DAC), 2013, pp. 152:1-152:6.
8. Hajek B. Cooling schedules for optimal annealing. Math. Oper. Res., 1988, vol. 13, pp. 311-329.
9. Gort M., Anderson J.H. Analytical placement for heterogeneous FPGAs. 22nd International Conference on Field Programmable Logic and Applications (FPL), 2012, pp. 143-150.
10. Gavrilov S., Zheleznikov D., Khvatov V., Chochaev R. Clustering optimization based on simulated annealing algorithm for reconfigurable systems-on-chip. 2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus). Moscow, 2018, pp. 1492-1495.
11. Brglez F., Bryan D., Kozminski K. Combinational Profiles of Sequential Benchmark Circuits. Proc. Of the International Symposium of Circuits and Systems, 1989, pp. 1929-1934.
12. Bryan D. The ISCAS '85 benchmark circuits and netlist format. North-Carolina State University, 1985,
p. 4.
13. Yang S. Logic synthesis and optimization benchmarks. Technical Report. MCNC. Dec. 1988. MCNC International Workshop on Logic Synthesis, 1989. p. 14.
14. 8051 core: Overview. Available at: https://opencores.org/projects/8051 (accessed: 18.06.2019)
15. Singh A., Marek-Sadowska M. Efficient circuit clustering for area and power reduction in FPGAs. ACM Transactions on Design Automation of Electronic Systems, 2002, vol. 7, no. 4, pp. 643-663.
16. Gavrilov S., Zheleznikov D., Chochaev R. Simulated annealing based placement optimization for reconfigurable systems-on-chip. 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Saint Petersburg and Moscow, 2019. pp. 1597-1600.
17. Xu M., Grewal G., Areibi S., Obimbo C., Banerji D. Near-linear wirelength estimation for FPGA placement. Canadian Journal of Electrical and Computer Engineering, 2009, vol. 34, no. 3, pp. 125-132.
18. McMurchie L., Ebeling C. PathFinder: A negotiation-based performance-driven router for FPGAs.
Third International ACM Symposium on Field-Programmable Gate Arrays, Napa Valley, CA, USA, 1995, pp. 111-117.
19. Gavrilov S.V., Zheleznikov D.A., Chochaev R.Z., Enns V.I. The modification of simulated annealing-based placement algorithm for reconfigurable systems-on-chip. Electronic Engineering. Series 3. Microelectronics, 2018, no. 4 (172), pp. 55-61. (In Russian).
Received 24.06.2019; Revised 24.06.2019; Accepted 19.11.2019. Information about the authors:
Sergey V. Gavrilov - Dr. Sci. (Eng.), Prof., Director of the Institute for Design Problems in Microelectronics of Russian Academy of Sciences (Russia, 124365, Moscow, Zelenograd, Sovetskaya st., 3), sergey_g@ippm.ru
Daniil A. Zheleznikov - Researcher of the CAD Department, Institute for Design Problems in Microelectronics of Russian Academy of Sciences (Russia, 124365, Moscow, Zelenograd, Sovetskaya st., 3), zheleznikov_d@ippm.ru
Rustam Z. Chochaev - Research Engineer of the CAD Department, Institute for Design Problems in Microelectronics of Russian Academy of Sciences (Russia, 124365, Moscow, Zelenograd, Sovetskaya st., 3), chochaev_r@ippm.ru
Вниманию читателей журнала «Известия высших учебных заведений. Электроника»
Подписку на печатную версию журнала можно оформить:
• по каталогу «Газеты, журналы» АО Агентство «Роспечать» в любом почтовом отделении. Подписной индекс 47570
• по прямой подписке в АО Агентство «Роспечать»: www.press.rosp.ru
• по объединенному каталогу «Пресса России» ООО «Агентство «Книга-Сервис» в любом почтовом отделении. Подписной индекс 38934
• через редакцию - с любого номера и до конца года
Подписку на электронную версию журнала можно оформить на сайтах:
• Научной электронной библиотеки: www.elibrary.ru
• ООО «Агентство «Книга-Сервис»: www.rLicont.ru;www.akc.ru;
www.pressa-rf.ru
• ООО «УП Урал-Пресс»: www.delpress.ru
• ООО «ИВИС»: www.ivis.ru
