CC BY
33
// Автоматика и телемеханика. 1986. №1. С.139-150. 18. Advanced Verification Methodology Cookbook, Version 2.0, Mark Glasser, Adam Rose, Tom Fitzpatrick, Dave Rich, Harry Foster, July 24, 2006. 19. Verification Methodology Manual for System Verilog, Janick Bergeron, Eduard Cerny, Alan Hunter, Andrew Nightingale, 2006 Synopsys, Inc. and ARM Limited. Р. 528. 20. OVM Class Reference, Version 1.0.1, February 2008. 286 p. 21.Miro Samek, C/C++ Users Journals, advanced Solutions for professional developers, August 2003. 8p. 22. Performance Assertions for Mobile Devices, Raimondas Lencevicius, Edu Metz, ISSTA’06, July 17-20, 2006, Portland, Maine, USA. 23. Synthesis of Synchronous Assertions with Guarded Atomic Actions, Michael Pellauer, Mieszko Lis, Donald Baltus, Rishiyur Nikhil, 15 th March 2005. 24. Being Assertive With Your X (SystemVerilog Assertions for Dummies), Don Mills, SNUG San Jose 2004. 25. Armoni R., Fix L., Flaisher A., Gerth R., Ginsburg B., Kanza T., Landver A., Mador-haim S., Singerman E., TiemeyerA., VardiM. Y., and Zbar Y. The ForSpec Temporal Logic: A new temporal property-specification language. In Tools and Algorithms for Construction and Analysis of Systems // Lecture Notes in Computer Science. 2002. Vol. 2280. P. 211-296. 26. Eisner С., Fisman D., Havlicek J., McIsaac, and Van Campenhout D. The definition of a temporal clock operator // Proc. ICALP. Eindhoven: Springer-Verlag, July 2003. P. 857-870. 27. Beerl., Ben-DavidS., Eisner C., and Landver A. RuleBase: An industry-oriented formal verification tool // Proc. Design Automation.- New York: ACM Press, 1996. P. 655-660. 28. Arons T., Elster E., FixL., Mador-Haim S., Mishaeli M., Shalev J., Singerman E., Tiemeyer A., Vardi M. Y., Zuck L. D. Formal Verification of Backward Compatibility of Microcode // Computer Aided Verification. 2005. Vol. 4, № 1. P. 185-198. 29. Кулак Э.Н., Каминская М.А., Ваде Гриби, Хассан Ктейман, Гузь О.О. Модификация цифровых схем с использованием метода анализа тестопригодности TADATPG // Радиоэлектроника и информатика. 2005. №4. С. 60-68. 30. Хаханов В.И., Ковалев Е.В., Ханько В.В., Масуд М.Д. Мехеди. Система генерации тестов для проектирования цифровых автоматов в среде Active-HDL // АСУ и приборы автоматики.
УДК 681.3 "
РАСШИРЕНИЕ ФОРМАТА МИКРОКОМАНД В
МИКРОПРОГРАММНОМ УСТРОЙСТВЕ УПРАВЛЕНИЯ С РАЗДЕЛЕНИЕМ КОДОВ
БАРКАЛОВ А.А., ТИТАРЕНКО Л.А.,
МИРОШКИН А.Н._________________________
Предлагается метод синтеза композиционных микропрограммных устройств управления с разделением кодов. Метод направлен на уменьшение количества макроячеек в комбинационной части устройства и основан на расширении формата микрокоманд полем кода класса псевдоэквивалентных ОЛЦ. Приводятся условия и результаты исследований применения данного метода.
1. Введение
При проектировании цифровых управляющих устройств (УУ) одной из актуальных задач является соблюдение ограничений на аппаратурные затраты в
40
2000. Вып. 111.С. 15-22. 31. BayraktarogluIsmet, Orailoglu Alex (2005) The Construction of Optimal Deterministic Partitionings in Scan-Based BIST Fault Diagnosis: Mathematical Foundations and Cost-Effective Implementations. IEEE Transactions on Computers. Р. 61-75. 32. Rutman R. A. Fault Detection Test Generation for Sequential Logic Heuristic Tree Search // IEEE Computer Repository Paper No. R-72-187, 1972. 33. Grason J. TMEAS - A Testability Measurement Program // Proc. 16th Design Automation Conf., pp. 156-161, June, 1979. 34. Grason J. and Nagel A. W. Digital Test Generation and Design for Testability // Journal Digital Systems, 1981.Vol.5. No. 4. Р. 319-359. 35. Parker K.P., McCluskey E.J. Probabilistic Treatment of General Combinational Networks // IEEE Trans. on Computers. Vol. C-24. no. 6. 1975. P. 668-670.
Поступила в редколлегию 31.01.2008 Рецензент: д-р техн. наук, проф. Кривуля Г.Ф.
Хаханов Владимир Иванович, декан факультета компьютерной инженерии и управления ХНУРЭ, д-р техн. наук, профессор кафедры автоматизации проектирования вычислительной техники, IEEE Computer Society Golden Core Member. Научные интересы: проектирование и диагностика цифровых систем, сетей и программных продуктов. Увлечения: футбол, баскетбол, горные лыжи. Адрес: Украина, 61166, Харьков, пр. Ленина, 14, тел. (057) 70-21-326. E-mail: [email protected].
Каминская Марина Александровна, аспирантка кафедры АПВТ ХНУРЭ, инженер по тестированию компании ИП «Интспеи-Украина». Научные интересы: тестопригодное проектирование, моделирование и верификация цифровых систем на кристаллах. Увлечения: литература, музыка. Адрес: Украина, 61166, Харьков, пр. Ленина, 14, тел. 7021326. E-mail: [email protected].
Сушанов Алексей Владимирович, студент ХНУРЭ, группа КИ-07-6. Научные интересы: программирование, проектирование цифровых систем на кристаллах. Увлечения: литература. Адрес: Украина, 61166, Харьков, пр. Ленина, 14, тел. 7021326. E-mail: [email protected].
его схеме [1]. Для реализации линейных алгоритмов управления, доля операторных вершин в которых больше 75%, целесообразно использовать УУ класса композиционных микропрограммных устройств управления (КМУУ) [2]. В настоящее время базис ПЛИС (программируемых логических интегральных микросхем) [3,4] широко используется для реализации схем устройств управления [5,6]. Проблема минимизации аппаратурных затрат решается путем преобразования исходных дизъюнктивных нормальных форм (ДНФ) функций автомата в целях минимизации числа термов в них, а следовательно, и необходимого для их реализации количества макроячеек программируемой матричной логики (ПМЛ). В настоящей работе предлагается один из путей решения этой проблемы: реализация управляющего устройства в виде КМУУ с разделением кодов [2] и расширением формата микрокоманд.
Целью исследования является оптимизация комбинационной схемы КМУУ за счет введения в формат микрокоманд кодов классов псевдоэквивалентных операторных линейных цепей (ПОЛЦ).
РИ, 2008, № 2
Задачей исследования является разработка метода синтеза КМУУ, позволяющего уменьшить число макроячеек ПМЛ в схеме формирования функций возбуждения памяти. При этом алгоритм управления представляется в виде граф-схемы алгоритма (ГСА) [7].
2. Особенности КМУУ с разделением кодов
Обозначим в некоторой ГСА Y множество вершин B = {b0,bE}u Ej u E2 и множество дуг E . В этом множестве b0 - начальная вершина, Ье - конечная вершина, Ej - множество операторных вершин, E 2 - множество условных вершин. Операторная вершина bq є Ej содержит набор микроопераций Y(bq) с Y , где Y = (у1;..., yN} - множество микроопераций (выходных сигналов). Условная вершина bg Є E2 содержит один элемент множества логических условий X = {xj,...,xL} (входных сигналов). Под линейной понимается ГСА, в которой число операторных вершин превосходит 75 % о бщего числа вершин.
Операторная линейная цепь (ОЛЦ) является последовательностью операторных вершин граф-схемы алгоритма. Сформируем множество ОЛЦ C = {а!,..., aG} . При этом каждая пара соседних вершин ОЛЦ «g є C соответствует некоторой дуге из множества E [2]. Каждая ОЛЦ «g є C имеет произвольное число входов и только один выход O g . Формальные определения ОЛЦ, их входов и выходов можно найти в [2]. Отметим, что каждая вершина bq є E 1 соответствует микрокоманде MIq , хранимой в управляющей памяти (УП) по адресу Aq . Для адресации микрокоманд достаточно
R = |~log2M~| бит, (1)
где M = |Ej|. Пусть каждая ОЛЦ ag є C включает Fg компонент и пусть Q = max(Fj,..., FG). Закодируем каждую ОЛЦ a g є C двоичным кодом K(ag) разрядности
Ri = riog2G|, (2)
а каждую компоненту bq є Ej - двоичным кодом K(bq) разрядности
R2 = riog2 Q. (3)
Используем для кодирования ОЛЦ элементы тr єт, а для кодирования компонент - элементы Tr є T, где |т| = Rj, |T = R2 . Кодирование компонент выполняется в естественном порядке, т.е.
K(bgi) = K(bgi _j) + ^ (4)
где g = j..., G, i = b . ., Fg . Пусть для ГСА Г выполняется условие
Rj + R2 = R. (5)
В этом случае для её интерпретации может быть использована модель КМУУ с разделением кодов (рисЛ), обозначаемая в дальнейшем символом Uj .
Уо
Э Y
X
Рис. К Структурная схема КМУУ Uj
В КМУУ Uj схема адресации микрокоманд (САМ) реализует систему функций возбуждения счетчика CT и регистра РГ:
Ф = Ф(т,Х),
^ = ^(т,Х). (6)
При этом адрес микрокоманды MIq представляется в виде
A(bq) = K(ag)*K(bq), (7)
где вершина bq входит в ОЛЦ «g є C, * - знак операции конкатенации.
По сигналу Start в Рг и СТ заносится начальный адрес микропрограммы, а триггер выборки ТВ устанавливается в единичное состояние. При этом сигнал Fetch^^TO разрешает выборку микрокоманд из УП. Если считанная микрокоманда не соответствует выходу ОЛЦ, то одновременно с микрооперациями Y(bq) формируется сигнал Уо . Если Уо = G то к содержимому СТ прибавляется единица и адресуется следующая компонента текущей ОЛЦ. Если выход ОЛЦ достигнут, то уо = 0. При этом адрес входа следующей ОЛЦ формируется схемой САМ. При достижении окончания микропрограммы формируется сигнал Уе, триггер ТВ обнуляется и выборка микрокоманд прекращается.
Число термов в схеме САМ может быть уменьшено путем введения преобразователя кодов ОЛЦ в коды классов псевдоэквивалентных ОЛЦ (ПОЛЦ)[2]. Операторные линейные цепи a i, а j є C называются псевдоэквивалентными, если их выходы связаны со входом одной и той же вершины ГСА Г . Однако реализация такого преобразователя требует дополнительных ячеек ПЛИС.
В настоящей работе предлагается уменьшить сложность преобразователя кодов, для чего используются свободные ресурсы микросхем ППЗУ.
3. Основная идея предлагаемого метода
Пусть «g є Cj, если ag є C и ее выход не связан с входом конечной вершины ГСА Г. Найдем разбиение Пс = {Bj,..., Bi} множества Cj на классы ПОЛЦ.
РИ, 2008, № 2
4j
Закодируем классы Б; є Пс двоичными кодами K(B;) разрядности
R3 = flog2r|. (8)
Пусть управляющая память КМУУ реализуется на ППЗУ, имеющих t выходов. При унитарном кодировании микроопераций [2] в ППЗУ хранятся микрокоманды р азрядно сти
ni = N + 2, (9)
где N = |y|, а константа 2 учитывает переменные y 0 и yE. Таким образом, R4 бит слова управляющей памяти могут быть свободными, где
R
4 -
t
*t - n1.
Если выполняется условие
(10)
R4 ^ R3, (11)
то в формат микрокоманд можно включить поле FB с кодом K(B;), что ведет к КМУУ U2 (рис.2).
Схема Адресации X___$ Микрокоманд
СТ
^ > Рг
I—э
Управляющая
Память
и
ТВ
Ф
Т
Z
Start
Fetch
Start
Рис. 2. Структурная схема КМУУ U2
В КМУУ U2 переменные zr є Z , где |Z| = R3 , представляют собой разряды кода K(B;) . Схема САМ реализует функции
0 = 0(Z,X), (12)
T = T(Z,X). (13)
Остальные блоки КМУУ U 2 выполняют те же функции, что ио дно именные блоки КМУУ U1. Отметим, что блоки САМ, СТ, РГ, ТВ реализуются в составе микросхемы ПЛИС. Для реализации блока УП используются внешние ППЗУ.
В настоящей работе предлагается метод синтеза КМУУ U2 , включающий следующие этапы:
1. Формирование множеств C, C1 и Пс для ГСА Г.
2. Кодирование ОЛЦ, их компонент и классов Bi єПc .
3. Формирование содержимого управляющей памяти.
4. Формирование таблицы переходов КМУУ.
5. Синтез логической схемы КМУУ.
4. Пример применения предложенного метода
Пусть ГСА Г1 характеризуется множествами ОЛЦ: C = (а1,...;а7} , С1 = {а1,...,аб) , Пс = {B1,B2,B3} ,
где B1 = {аl}, B2 = {а2,а3Т B3 = {а4,а5,aб},
а1 =< b1,b2,b3 >, а2 =< b4,b5 >, а3 =< b6,b7,b8 >, а4 =< Ь9,Ьш,Ьп >, а5 =< b12, b13, b14 > , а6 =< b15,b16 > , а7 =< b17,b18,b19,b20 > .
Следовательно, количество ОЛЦ G=7, для их кодирования необходимо R1=3 переменных, используется следующее множество переменных: Т =< І1,12,Т3 > . Максимальное количество вершин в ОЛЦ Q=4, для их кодирования необходимо R2=2 переменных, в качестве которых будем использовать переменные мно -жества T = {T1,T2} . Общее количество вершин ГСА M=20, для кодирования которых используются R=5 переменных. Условия (5) и (8) выполняются. Это означает, что применение предложенного метода имеет смысл. Отметим, что для кодирования элементов множества ПОЛЦ достаточно R3=2 переменных из
множества Z = {zEZ2}.
Y После введения дополнительных компонент в ОЛЦ ag є С1 имеем:
a1 =< b1,b2,b3,MC1 >, a 2 =< b4,b5,MC2 > , «3 =< b6,b7,b8,MC3 > , a 4 =< b9,b10,bn,MC4 >,
a5 =< b12,b13,b14, MC5 > ,a6 =< b15,b16,MC6 >.
Закодируем ОЛЦ a g є C произвольным образом: К(a1) = 000, ... , К(a7) = 110. Для выполнения условия (4) присвоим первой компоненте каждой ОЛЦ a g є С код 00, второй - 01, третьей - 10 и четвертой - 11. Адреса микрокоманд КМУУ U2T1) представлены в табл. 1.
T1T2
Таблица 1. Адреса микрокоманд КМУУ И2(Г1)
Т1Т2Т3
000 001 010 011 100 101 110
00 b1 b4 b6 b9 b12 b15 b17
01 b2 b5 b7 b10 b13 b16 b18
10 b3 MC2 b8 bn b14 MC6 b19
11 MC1 * MC3 MC4 MC5 * b20
Здесь и далее символы U (Г|) означают, что ГСА Г| интерпретируется КМУУ U Из табл.1 имеем, например, А(Ь1) =00000, А(Ь8)=01010, А(МС2)=00110.
Закодируем классы B; є Пс следующим образом: К(Б1)=00, КЩ2)=01, К(Б3)=10. Пусть микрооперации yn є Y распределены по вершинам bq є E1 так:
Y(b1) = Y(b5) = {У1,У2} ,
Y(b2) = Y(b6) = Y(b14) = {У3},
Y(b3) = Y(b7) = Y(b12) = {У1, У 4},
РИ, 2008, № 2
42
Y(b4) = Y(b9) = Y(bB) = (у2,Уз),
Y(b8) = Y(b15) = Y(b17) = {У5},
Y(b10) = Y(bi6) = Y(bi9) = {У4},
Y(b11) = Y(b18 ) = {У1,У5}5 Y(b20 ) = {У6}-
В этом случае содержимое управляющей памяти КМУУ и2(Г 1)показано в табл. 2.
Здесь используется тривиальный метод формирования содержимого УП.
T1T2
00
01
10
11
Таблица 2. Содержимое управляющей памяти КМУУ и2(Г 1)
Т1Т2Т3
000 001 010 011 100 101 110
У0 У1 У2 У0 У2 У3 У0 У3 У0 У2 У3 У0 У1 У4 У0 У5 У0 У5
У0 У3 У0 У1 У2 У0 У1 У4 У0 У4 У0 У2 У3 У0 У4 У0 У1 У 5
У0 У1 У 4 Z2 У0 У5 У0 У1 У5 У0 У3 Z1 У0 У4
* Z2 Z1 Z1 * УЕ У6
Пусть переходы из выходов ОЛЦ ГСА Г1 представлены следующей системой обобщенных формул переходов [2]:
B1 ^ x1b4 v x^b6 v x1x2bn;
B2 ^ x2x3b9 v x2x3b13 v x2x4b12 v x2x4b15; (14) B3 —> x4b17 V x4x^bn V x4x^20.
Подобная система является основой для формирования таблицы переходов КМУУ U2, включающей столбцы: Bi , K(Bi) , bq , A(bq) , Xh , ^h, Фh , h . Здесь Xh - конъюнкция входных переменных, определяющая переход из класса В; на микрокоманду, соответствующую вершине bq Є E1 ; ^h - набор функций возбуждения, формирующей в РГ код K(ag) , где bq входит в a g є C ; Oh - набор функций возбуждения, формирующий в СТ код K(bq); h - номер перехода, где h = 1,..., H2(rj). Индекс 2 подчеркивает, что речь идет о КМУУ U2(rj).ЧислоН2(Г|) совпадает с числом термов в системе вида (14). В нашем случае H2(Tj)=10 и часть таблицы для класса B3 є Пс показана в табл.3.
Таблица 3. Фрагмент таблицы переходов КМУУ и2(Г1)
Bi K(Bi) bq A(bq) Xh Th Oh h
b17 11000 x4 D1 D2 - 1
B3 10 Ьп 01110 Х4Х5 D2 D3 D4 2
b20 11011 Х4Х5 D1 D2 D4 D5 3
Связь между системой (14), адресами из рис.3 и табл.1 очевидна. Из табл. 1 имеем (с учетом минимизации) фрагменты систем (12) и (13):
D1 = Z1Z2x4 V Z1Z2x4x5;
D2 = Z1Z2; D3 = Z1Z2x4x5; (15)
D4 = z1z2x4; D5 = z1z2x4x5.
Реализациялогической схемы КМУУ U2(rj) сводится к реализации систем (12)—(13) на макроячейках ПМЛ и реализации управляющей памяти на ППЗУ.
Отметим, что для рассматриваемой ГСА Г1 имеем H1(rj) = 20 и П = H1(rj)/H2(Tj) = 2. Как показывают исследования, число термов в системах (12)-(13) приблизительно в ^ раз меньше, чем в системе (6). Естественно, для определения числа макроячеек ПМЛ в схеме адресации микрокоманд необходимо знать число термов в одной макроячейке. Однако отношение числа макроячеек также пропорционально параметру ^ [8].
5. Исследование эффективности предложенного метода
Найдём область эффективного применения КМУУ U2 , используя для этого вероятностный подход, рассмотренный в [2]. Согласно этому подходу каждая ГСА Y характеризуется долей операторных вершин р1. В случае линейных ГСА Р1 > 0,75 . В исследовании используются матричные модели КМУУ [7], а не схемы в определённом базисе. При этом аппаратные затраты характеризуются площадью матриц, занимаемых этими схемами. Вывод об эффективности предложенного метода делается на основании исследования отношения
f = S(U2)
S(uJ , (16)
где S(Uj) - площадь матричной реализации КМУУ Ui (i=1,2). Матричная схема КМУУ U1 представлена на рис.3.
Уо
Y
Уе
Рис. 3. Матричная реализация КМУУ U1
На рис.3 опущены некоторые детали (Clock, Start, TB, Fetch) и связи, не влияющие на результат исследований. Здесь конъюнктивная матрица Mq реализует систему термов F = {F1,..., Fh}, соответствующих строкам таблицы переходов КМУУ. Дизъюнктивная матрица M2 реализует функции (6), зависящие от термов Fh є F . Конъюнктивная матрица M3 реализует переменные Aq Є A , где А - множество адресов микрокоманд. Дизъюнктивная матрица M4 реализует микрооперации уп є Y и дополнительные переменные
РИ, 2008, № 2
43
y0, yE. Площади S(Mj)! матриц Mj КМУУ Uj (j=1,_,4) определяются следующим образом:
S(Mj)j = 2(L + Rj)H ; (17)
S(M2)j = HR; (18)
S(M3)1 = 2R*2r; (19)
S(M4)1 = 2r(N + 2). (20)
Матричная реализация КМУУ U2 имеет такой же вид, как и в случае Uj. Однако система обратных связей у обоих КМУУ отличается. При этом площади S(M j )2 определяются следующим образом:
S(Mj)2 = 2(L + Яз)Ио, (21)
S(M2)2 = HoR, (22)
S(M3)2 = S(M3)1 S(M4)2 = S(M4)1. (23)
В формулах (21) и (22) переменная H0 равняется числу строк таблицы переходов автомата Мили, эквивалентного определяющему САМ автомата Мура. Для уменьшения числа параметров в уравнениях (17) -(23) используем результаты работы [2]. Пусть K-
число вершин ГСА Г, тогда
R = N2(P1K)1; (24)
L = (1 - P1)K/1,3; (25)
H = 17,4 + 1,7k1p1K; (26)
R1 = [log2(k1P1K)]. (27)
Как следует из (27), G = k1M, где k1 < 1- коэффициент, обратно пропорциональный средней длине ОЛЦ (числу ее компонент) в интерпретируемой ГСА Г. Для определения параметра R3 необходимо найти число состояний эквивалентного автомата Мили для блока САМ:
I = 2,75 + 0,34k1p1K . (28)
Теперь формула (30) может быть использована как аргумент в (9). Параметр H0 можно найти следующим образом:
H0 = 4,4 + 1,1*I. (29)
Для определения области, где КМУУ U 2 эффективнее КМУУ U1 , необходимо исследовать функцию
f = S(Mt)2 +... + S(M4)2
S(M1)1 +... + S(M4)1 ’ (30)
зависящую от переменных K, P1, k1, N. Некоторые результаты наших исследований показанні на рис.4 и 5.
Как следует из рис.4 и 5, при выполнении условия (8) КМУУ U2 всегда требует меньше аппаратурных затрат, чем КМУУ U1. При этом выигрыш увеличивается по мере увеличения коэффициента k1 . Сред-
ний выигрыш при P1 = 0.75 , кх = 0.1 и N = 15 составляет 47 %.
Зависимость эффективности применения предложенной структуры U2 КМУУ от количества вершин ГСА при разном значении величины k1 (p1 = 0,75; N = 15)
—- k1=0,1 -*-k1=0,3 —— k1=0,5
— k1=0,7
— k1=0,9
Рис. 4. Зависимость эффективности применения предложенной структуры U2 КМУУ от количества вершин ГСА при разном значении величины k1
(P1 = 0.75 ; N = 15)
Зависимость эффективности применения предложенной структуры U2 КМУУ от количества вершин ГСА при разном значении величины разветвленности pi ГСА (k1 = 0,1; N = 15)
p1=0,9
-*-p1=0,8
—— p1=0,75 —p1=0,7
-в— p1 =0,6
Рис. 5. Зависимость эффективности применения предложенной структуры U2 КМУУ от количества вершин ГСА при разном значении величины разветвленности pj ГСА (k1 = 0,1;N = 15)
Как показывают исследования, использование структуры U2 КМУУ к ГСА с большим коэффициентом разветвления дает меньший эффект. Средний выигрыш при Pj = 0,75, kj = 0,1 и N=15 составляет 33 %.
6. Заключение
Предлагаемый метод модификации операторных линейных цепей КМУУ ориентирован на уменьшение числа макроячеек ПМЛ в схеме формирования адреса микрокоманд. При этом число микросхем ППЗУ, реализующих управляющую память, совпадает с этим числом для базовой структуры Uj КМУУ с разделением кодов. Метод основан на кодировании классов ПОЛЦ, что позволяет уменьшить длину таблицы переходов по сравнению с этим параметром эквивалентного КМУУ U1 .
Недостатком предлагаемого метода является увеличение числа тактов выполнения алгоритма в сравнении с КМУУ U1 . Однако побочным эффектом при уменьшении числа макроячеек ПМЛ может быть уменьшение числа уровней комбинационной схемы
44
РИ, 2008, № 2
и, следовательно, уменьшение времени такта. Таким образом, окончательный вывод о среднем времени выполнения алгоритма может быть сделан только после реализации схем КМУУ и1(Г|) и и2(гр. Исследования данного метода на произвольном наборе ГСА показали, что число макроячеек уменьшается до 30%, а число уровней - на 2-3. Напомним, что применение этого метода возможно только для линейных ГСА при условии, что введение дополнительных микрокоманд не увеличивает разрядность адреса в сравнении с КМУУ U.
Научная новизна предложенного метода заключается в использовании особенностей КМУУ (наличие классов псевдоэквивалентных ОЛЦ) и алгоритма управления (возможность введения дополнительных компонент ОЛЦ) для уменьшения числа макроячеек ПМЛ в схеме адресации микрокоманд.
Практическая значимость метода заключается в уменьшении аппаратурных затрат при реализации схемы управляющего устройства, а также в улучшении его временных характеристик за счет уменьшения количества уровней схемы.
Дальнейшие направления исследований связаны с возможностью применения предложенного метода для базиса FPGA (Field-programmable gate arrays) [9], а также с разработкой САПР для синтеза схем композиционных микропрограммных устройств управления.
Литература: 1. De Micheli G. Synthesis and Optimization ofDigital Circuits.NY: McGraw-Hill, 1994. 636 p. 2. Баркалов А.А. Синтез устройств управления на программируемых
логических устройствах. Донецк: ДНТУ, 2002. 262 с. 3. Грушвицкий Р.И., Мурсаев А.Х., Угрюмое Е.П. Проектирование систем с использованием микросхем программируемой логики. СПб: БХВ. Петербург, 2002. 608 с. 4. Соловьев В.В. Проектирование цифровых схем на основе программируемых логических интегральных схем. М.: Горячая линия-ТЕЛЕКОМ, 2001.636 с. 5. BaranovS. Logic Synthesis for Control Automata - Boston: Kluwer Academic Publishers, 1994. 312 p. 6. Баркалов А.А, Бабаков Р.М, Ахмад Бадер. Исследование аппаратурных характеристик автомата Мили с кодированием фрагмента микроопераций по VHDL- моделям // Исскуственный интеллект. 2007, №1. С. 117-122. 7. Maxfield C. The Design Warrior’s Guide for FPGA - Amsterdam: Elseteir, 2004. 541 p.
Поступила в редколлегию 23.04.2008
Рецензент: д-р техн. наук, проф. Кривуля Г.Ф.
Баркалов Александр Александрович, д-р техн. наук, профессор кафедры ЭВМ ДонНТУ, профессор Университета Зеленогурского (Польша). Научные интересы: цифровые устройства управления. Хобби: научная работа, спорт. Адрес: Украина, 83122, Донецк, ул. Артема, д.204А, кв. 105. (+38062)301-07-35
Титаренко Лариса Александровна, д-р техн. наук, профессор кафедры ТКС ХНУРЭ, профессор Университета Зеленогурского (Польша). Научные интересы: системы телекоммуникаций, цифровые устройства управления. Хобби: научная работа, спорт. Адрес: Украина, 62418, Харьковская область, пос. Песочин, ул. Зеленая, 14.
Мирошкин Александр Николаевич, ассистент кафе дры ЭВМ ДонНТУ. Научные интересы: цифровые устройства управления. Адрес: Украина, 86120, Донецкая область, г. Макеевка, ул. Курская, д. 15, кв.45. (+380622) 2856-65.
УДК681.326:519.713
СИНТЕЗ МОДЕЛИ УПРАВЛЯЮЩЕГО АВТОМАТА ДЛЯ SoC-ФИЛЬТРОВ С КОНВЕЙЕРНОЙ АРХИТЕКТУРОЙ
ВЕНЗАК В. В.____________________________
Анализируются существующие модели цифровых автоматов и методы их реализации на микросхемах программируемой логики. Предлагаются две модели управляющих автоматов для устройств с конвейерной архитектурой, реализующие DSP задачи обработки изображений на основе SoC.
1. Постановка задачи
Сложность цифровых систем и сетей, имплементированных в кристаллы PLD, согласно закону Мура удваивается каждые полтора года. Они представляют собой функционально и конструктивно законченные устройства, реализованные в чипе, и содержат микропроцессоры, блоки памяти, контроллеры, периферийные устройства, порты ввода-вывода информации. В такие архитектуры в последнее время довольно часто включаются блоки, решающие задачи цифровой обработки сигналов (DSP - digital signal processing). Для
повышения быстродействия D SP-приложений применяется конвейерная архитектура, которая позволяет обрабатывать большие потоки входных данных при высокой частоте синхронизации.
Цель исследования - разработка системной модели управляющего автомата для конвейерной вычислительной архитектуры SoC DSP и основанного на ней метода автоматической генерации блоков проблемноориентированных управляющих устройств с помощью языков описания аппаратуры.
Для достижения поставленной цели решаются следующие задачи:
1. Анализ моделей цифровых автоматов и способов их реализации в аппаратуре на основе PLD.
2. Разработка моделей управляющих автоматов для SoC фильтров, реализующих стандарт JPEG 2000 с конвейерной о бр аботкой данных.
2. Модели цифровых автоматов
Существует два типа автоматов: абстрактный и структурный.
Абстрактный автомат является математической моделью дискретного устройства и определяется вектором
РИ, 2008, № 2
45
