CC BY
102
УДК 621.377.622.12
ПРОЕКТИРОВАНИЕ БЫСТРОДЕЙСТВУЮЩИХ ПЕРЕМНОЖИТЕЛЕЙ
В БАЗИСЕ ПЛИС
А.В. Строгонов, Д.А. Борисов
В статье рассматривается проектирование быстродействующих компактных умножителей методом правого сдвига и сложения
Ключевые слова: КИХ-фильтр, умножитель, масштабирующий аккумулятор
При проектировании цифровых КИХ-фильтов (фильтр с конечной импульсной характеристикой) используется метод умножения с накоплением с применением, MAC-блоков (Multiply-Accumulate) .
Структура КИХ-фильтров требует большего количества звеньев и, соответственно, операций умножения с накоплением для реализации частотной характеристики с заданной частотой среза, с линейной фазовой характеристикой. Выходной сигнал КИХ-фильтра во временной области описывается при помощи свертки входного сигнала с набором коэффициентов согласно формуле:
N -1
7 [к ] = 2х [к -п У (") (1)
п =0
где у (к ) - отчет выходного сигнала в момент времени ! = кТ8 ; х (к - п ) - отчет входного сигнала в момент времени í = (к - п )Т$ ; к (п ) -п -й коэффициент фильтра; N - порядок фильтра; Т8 - интервал дискретизации входного фильтра.
Согласно формуле следует, что вычисление выходного отсчета КИХ-фильтра сводится к выполнению в цикле перемножения входного отсчета и коэффициента с накоплением результата. Для цифровых фильтров необходимы задержки и быстрые операции умножения с накоплением, эту задачу способны эффективно решать цифровые процессоры обработки сигналов (ЦПОС). Преимущество цифровых процессоров заключается в способности выполнять операцию умножения с накоплением за один командный цикл.
Повышение быстродействия ЦПОС сделало возможным реализацию таких сложных
Строгонов Андрей Владимирович - ВГТУ, д-р техн. наук, профессор, e-mail: [email protected], тел. (473) 2437695
Борисов Дмитрий Александрович - ВГТУ, соискатель, e-mail: [email protected]
структур цифровых фильтров, как адаптивные фильтры.
Задача КИХ-фильтра осуществлять операцию выборки из памяти отсчета входного сигнала и коэффициента фильтра, их перемножение и накопление результата в регистре. В цифровой обработке сигнала при проектировании КИХ-фильтров применяют вычислительные модули умножения с накоплением МАС-блоки. МАС-блок способен выполнять за один машинный цикл вычислительные операции умножение, сложение, вычитание. При проектировании КИХ-фильтра на 4 отвода необходимо 4 МАС-блока, а применение метода распределенной арифметики позволяет использовать составные части МАС-блока. Для суммирования значений применяется масштабирующий аккумулятор.
В программной среде САПР ПЛИС Quartus II фирмы Altera был создан умножитель десятичных чисел. Для примера было выбрано умножение числа 10 на число 11. Принцип умножения методом правого сдвига с накоплением показан на рис.1. Применяя мегафункцию ALTMEMMULT, для
умножения числа на константу, способствует получению наивысшего быстродействия результата. Встраивание автомата в схему дает возможность получить готовую функцию без использования дополнительных управляющих сигналов для умножения двух
четырехразрядных чисел без знака. Структурная схема умножителя представлена на рис.2. В программной среде САПР ПЛИС Quartus II фирмы Altera смоделирован умножитель, состоящий из шинного мультиплексора 2 в 1, сдвигового регистра вправо, цифрового автомата Мура на 4 состояния и масштабирующего аккумулятора.
а ю X 11 10 10 10 11
р( 0) +х0а 0 0 0 0 10 10 0 0 0 0 0 а 0 10
2 р<1> р(1> 0 10 10 0 10 1 10 10 0 0 0 0 а а/2 а 10 5 10 80
2р(2) р(2) +х2а 0 1111 0 111 0 0 0 0 0 10 0 0 a/2+a (а/2+а)/2 0 15 7 0 120
2р(3) р( 3) +х3а 0 0 111 0 0 11 10 10 1 0 110 0 (а/2+а)/2 {(а/2+а)/2)/2 а 7 3 10 60
2р(«) р(4) 0 110 1 0 110 1 1 0 1110 ((а/2+а)/2)/2+а (((а/2+а)/2)/2+а)/2 13 6 110
Рис. 1. Структура умножения методом правого сдвига и сложения десятичного числа 10 на
десятичное число 11
Рис. 2. Схема умножителя с управляющим автоматом
Автомат Мура в схеме применен для формирования трех управляющих сигналов (ena_add_temp, load_acc и ena_shift_temp по срезу фронта синхроимпульса Ы^) и позволяет производить умножения двух
четырехразрядных чисел без знака. Управляющий автомат подсчитывает число синхроимпульсов и по достижению 18 отсчетов останавливает работу умножителя с записью информации в регистр А2. В структуре масштабирующего аккумулятора заложен синхронизируемый сумматор с сигналом разрешения тактирования. На входы
мультиплексора поданы две константы, (constA и const обозначающие множимое число и логический ноль). Регистр правого сдвига (PSC) преобразует параллельный код в последовательный. С приходом высокого уровня сигнала (load_PSC) происходит запись числа (X) в регистр (PSC).
Работа масштабирующего аккумулятора начинается с активных сигналов (load_PSC) и (ena_X) и загрузки числа (X) в сдвиговой регистр с приходом первого синхроимпульса (clk). С приходом второго фронта синхроимпульса управляющий автомат
вырабатывает синхронный сигнал разрешения тактирования (ena_add_temp) для сумматора масштабирующего аккумулятора. На выходе формируется первое удвоенное произведение. Выход переноса (Cout и 2P[3..0]) объединяются, затем значения сохраняются в промежуточном параллельном регистре-аккумуляторе (выход sum_reg_2p[4..0]) по третьему фронту синхроимпульса. С четвертым фронтом синхроимпульса происходит загрузка первого удвоенного частичного произведения в сдвиговый регистр. По пятому фронту при активном сигнале (ena_shift_temp) происходит сдвиг вправо удвоенного частичного произведения.
По шестому фронту синхроимпульса при активном сигнале (ena_add_temp) произойдет последующее сложение чисел и на выходах сумматора сформируется второе частичное произведение. Апробируя схему на быстродействие, проведено сравнение разработанного умножителя на ПЛИС: MAX3000A, и СБИС ПЛ: Stratix II, Cyclone II, Arria GX. Результаты приведены в таблице.
В ходе тестирование разработанной схемы умножение двух 4-х разрядных чисел без знака в диапазоне входных значений от 0 до 11 были получены результаты умножения десятичный чисел и проведен временной анализ, позволяющий судить о быстродействии разработанного умножителя.
Разработанный MAC-блок для умножения двух 4-х разрядных чисел без знака с использованием метода умножения и накопления способен работать на частоте до
500 MHz и может быть использован при проектировании КИХ-фильтров в базисе ПЛИС.
Сравнение производительности КИХ-фильтров реализованных в ПЛИС различных серий
Частота максимальная (Fmax) Частота ограниченная (restricted Fmax) СБИС ПЛ ПЛИС (FPGA)
556.79 MHz 500.0 MHz Stratix II
441.7 MHz 420.17 MHz Cyclon II
390.93 MHz 373.83 MHz Arria GX
217.39 MHz 217.39 MHz MAX3000A
Литература
1. Адаптивные фильтры. /Под ред. К.Ф.Н.Коуэна и П.М.Гранта. - М.: Мир, 1988, 392 с.
2. Айфичер Э., Джервис Б. Цифровая обработка сигналов. Практический подход. / М.,
«Вильямс», 2004, 992 с.
3. Марков С. Цифровые сигнальные процессоры, «Микроарт», 1996, 290 с.
4. http ://www. xilinx. com. A Guide to Using Field Programmable Gate Arrays (FPGAs) for Application
Specific Digital Signal Processing Performance. Gregory Ray Goslin. V.1.0. 1995.
5. White S.A. High-speed distributed-arithmetic realization of a second-order normal-form digital filter // IEEE Trans. 1986.CAS-33.
6. Угрюмов Е.П. Цифровая схемотехника /БХВ-Петербург, 2004
Воронежский государственный технический университет
DESIGNING HIGH-SPEED MULTIPLIER IN BASE FPGA A.V. Strogonov, D.A. Borisov
In article is considered designing the high-speed compact multipliers by method of the right shift and adding Key words: FIR, multiplier, multiply-accumulate
