CC BY
78
КОМПЬЮТЕРНАЯ ИНЖЕНЕРИЯ И ТЕХНИЧЕСКАЯ ДИАГНОСТИКА
УДК 621.3.019.3 (681.3.06)
ПОДХОДЫ ТЕСТОПРИГОДНОГО ПРОЕКТИРОВАНИЯ АНАЛОГОВЫХ ИНТЕГРАЛЬНЫХ СХЕМ1
МОСИН с.г._________________________
Рассматриваются различные подходы тестопригодного проектирования аналоговых и смешанных ИМС. Показывается один из способов количественной оценки тестопригодности аналоговых устройств. Приводится обзор ряда схем встроенного самотестирования, выделяются достоинства и недостатки их использования. Рассматриваются особенности функционирования смешанной тестовой шины IEEE1149.4.
1. Анализ тестопригодности аналоговых схем
С появлением первых аналоговых микросхем для определения их работоспособности использовались методы традиционного тестирования, которые называются тестирование после проектирования. Реализация данных методов не допускала сотрудничества проектировщиков и инженеров по тестированию (диагностов). Инженеры-проектировщики решали задачи по разработке устройства. Вопросы тестирования проектируемой схемы ими не рассматривались. Тестирование выполнялось соответствующими специалистами, которым приходилось работать с уже готовым изделием. При проведении тестовых мероприятий для реализованных ИМС приходилось сталкиваться с рядом ограничений, связанных, в основном, с организацией доступа к внутренним узлам схемы. Подобная идеология тестирования преобладала в эпоху ИМС малой и средней степени интеграции и часто не позволяла получить полной информации об их исправности. С появлением ИМС большой и сверхбольшой степени интеграции произошел переход к новой концепции их разработки—тестопригодному проектированию. Методы данного типа называются тестированием во время проектирования. Здесь проектировщик не только разрабатывает требуемое устройство, но и одновременно с этим осуществляет поиск и оценку для него тестовых решений, которые позволят упростить проведение тестовых мероприятий и повысить их качество [2, 8].
Важное место на этом этапе занимает оценка тестопригодности проектируемых устройств, которая обеспечивает выбор оптимального тестового решения
1 Данная работа была выполнена в рамках Европейского проекта IST-2000-30193 (REASON)
РИ, 2003, № 1
для данного устройства. Существует два пути количественной оценки тестопригодности проектируемой схемы, которые могут использоваться до выполнения процедур формирования тестов и оценки их полноты. Они представляются как счетные и алгоритмические методы. В счетных методах идентифицируются характеристические особенности схемы, которые либо улучшают, либо ухудшают тестопригодность. Каждая характеристика задается некоторым числом показателей, представляющих степень ее влияния на тестопригодность. Например, отсутствие простых средств установки схемы в начальное состояние может значительно ухудшать ее тестопригодность.
Счетные методы имеют два принципиальных достоинства. Во-первых, они легко реализуются, зачастую не требуя применения ЭВМ. Во-вторых, позволяют оценить влияние на тестопригодность изделия различных конструкторско-технологических решений на завершающем этапе разработки. Однако, по существу, счетный метод является грубой оценкой тестопригодности.
Алгоритмические меры тестопригодности реализуются программно и позволяют получить оценки тестопригодности путем анализа топологического описания схемы. Достоинство этих мер заключается в возможности качественно оценить тестопригодность каждого узла схемы, что позволяет построить сечение схемы по уровню тестопригодности. Сравнение различных узловых значений тестопригодности дает возможность легко определить области с невысокой тестопригодностью и оценить эффективность различных методов ее улучшения.
При оценке тестопригодности устройства рассматриваются две характеристики внутренних узлов схемы — управляемость и наблюдаемость, которые обеспечивают количественную оценку сложности управления и наблюдения за величиной сигнала во внутренних узлах схемы, а также характеристика компонентов — коэффициент передачи тестопригодности (КПТ).
Под управляемостью понимается относительная сложность обеспечения определенного значения сигнала в узле схемы. Данная характеристика, как правило, нормализуется и принимает значение из диапазона от 0 до 1, причем единица соответствует полной управляемости, а нуль — полной неуправляемости узла. Первичные входы устройства всегда рассматриваются как полностью управляемые.
Под наблюдаемостью следует понимать относительную сложность распространения ошибки от внутренних узлов схемы до ее первичных выходов. Данная характеристика также нормализуется и принимает значение от 0 до1, причем единица соответствует полной наблюдаемости, а нуль — полному отсутствию наблюдаемости узла. Первичные выходы устройства всегда рассматриваются как полностью наблюдаемые.
Коэффициент передачи тестопригодности позволяет определять, как управляемость и наблюдаемость влияют на маршрут прохождения тестовой
49
информации, которая передается от одних компонентов к другим или к первичным выходам. КПТ компонента отражает, во-первых, легкость прохождения произвольного сигнала к выходам компонента при управлении его входами, во-вторых, легкость определения сигнала, присутствующего на входах компонента, по результатам исследования значений сигнала на его выходах.
В этом случае компоненты рассматриваются как самостоятельные элементы (кирпичики), которые проектировщик может использовать, не имея доступа к их внутренней структуре. В качестве примера таких элементов можно отметить резисторы, транзисторы, операционные усилители, компараторы, преобразователи и др.
Рассмотрим один из способов расчета указанных выше характеристик и оценки тестопригодности схемы в целом [3, 4].
1.1. Расчет коэффициента передачи тестопригодности
Принцип вычисления КПТ пассивных компонентов продемонстрируем на примере схемы, представленной на рис. 1, которая состоит из двух подсхем, соединенных через резистор R. ПВх обозначает первичные входы, а ПВых — первичные выходы. Узел b управляется узлом а, если ток с амплитудой I протекает от узла а к узлу b. Силу тока I можно рассчитать по закону Ома:
V - ¥и
I _ у a у b
~ R
(1)
Количественно характер данной зависимости может быть описан как
R
-1 - гс • (2)
где R — реальная величина сопротивления; ОС — величина сопротивления, обеспечивающая условие обрыва цепи. Выражение (2) позволяет рассчитать КПТ резистора T/(r). Значение переменной ОС определяется пользователем для каждого конкретного случая и зависит от характеристик полупроводника и используемой интегральной технологии.
Емкости и индуктивности могут быть рассмотрены как частотно-зависимые сопротивления. Поэтому выражение для расчета КПТ пассивных компонентов может быть получено путем замены сопротивления R в выражении (2) на R(w) или, в общем случае, на Z(w), где Z— полное сопротивление компонента, а w — частота. Модель пассивных компонентов, отражающая их двунаправленную природу, приведена на рис. 2. Каждый компонент схемы может быть представлен графовой моделью, отражающей потоки протекающих в нем сигналов. Вершины данного графа соответствуют узлам подключения компонента, а ребра—маршрутам распространения сигналов по нему. Двунаправленность сигналов моделируется двумя однонаправленными ребрами, которые располагаются между парой вершин, имеют противоположное направление и обладают одинаковыми весами. Вес каждого ребра принимает значение коэффициента передачи тестопригодности компонента. Для каждой вершины графа определяется число входящих и выходящих ребер.
ПВх |= П°Д“
R И И Подсхема 2 —>ПВых Д со)
а b —J
а Ь
Рис. 1. Пример абстрактной аналоговой схемы
оЗэ
TJZ) ^
Из выражения (1) видно, что с увеличением R сила тока уменьшается, и наоборот, с уменьшением сопротивления Іувеличивается. Предельными ситуациями данной зависимости являются обрыв цепи, когда ток через нее не протекает, и короткое замыкание, когда напряжения в обоих узлах равны. Таким образом, можно сделать вывод, что узел b является полностью управляемым посредством узла а, если сопротивление R равно 0 (короткое замыкание), и полностью неуправляемым, когда величина R стремится к бесконечности (разрыв цепи). Одновременно с этим узел а является полностью наблюдаемым посредством узла b, когда сопротивление R равно 0, и полностью ненаблюдаемым, когда величина R стремится к бесконечности, поскольку при нулевом значении тока даже при известном значении напряжения в узле b невозможно определить величину напряжения в узле а.
По результатам проведенного анализа можно сделать вывод, что управляемость и наблюдаемость узлов увеличиваются, когда величина сопротивления R приближается к нулю (условие короткого замыкания), и уменьшаются, когда R принимает предельно большое значение (условие разрыва).
а б
Рис. 2. Условное обозначение (а) и графовая модель (б) компонента схемы
Расчет КПТ активных электронных компонентов рассмотрим на примере МОП-транзистора с каналом и-типа (рис.3, а).
МОП-транзистор характеризуется семейством вольтамперных характеристик. Величина выходного тока ІИС (ток исток-сток) зависит от входного и выходного напряжений, т.е. напряжений затвор-исток и исток-сток соответственно [3]:Iис = /(СзИ, Uис).
Упрощенная эквивалентная схема замещения МОП-транзистора представлена на рис. 3, б .
+
а
зи
И
+
шс
а
Рис. 3. МОП-транзистор с каналом я-типа: а — условное обозначение; б — эквивалентная схема
50
РИ, 2003, № 1
Основным элементом данной модели является источник тока канала, функциональная зависимость которого от напряжений на выводах характеризует активное действие полевого транзистора. Передаточная проводимость gm является частной производной тока исток-сток (/ис) по напряжению затвористок (Ьзи) и может быть рассмотрена как крутизна вольт-амперной характеристики по управляющему затвору при заданном напряжении на стоке:
дї иС 1
gm = -— = — . (3)
диЗИ rm V ’
Проводимость канала g^ является частной производной тока исток-сток по напряжению исток-сток:
_ дї ИС _ 1
g ис ~ _ ~ . (4)
dU ис Гис
По известным значениям сопротивлений rm (3) и гис (4), с учетом выражения (2) могут быть рассчитаны коэффициенты передачи тестопригодности для каждого компонента модели, которые используются в качестве весов при соответствующих ребрах потокового графа. Для упрощенной модели МОП-транзистора потоковый граф имеет вид, представленный на рис 4.
Рис. 4. Потоковый граф упрощенной модели МОП-транзистора
Рассмотренная модель отражает свойства идеального МОП-транзистора и не учитывает влияния паразитных элементов на его работу. На рис. 5, а представлена полная модель МОП-транзистора, используемая в SPICE-подобных пакетах моделирования аналоговых и смешанных схем. Потоковый граф для данной модели имеет более сложную структуру, но отражает все основные особенности распространения сигналов в МОП-транзисторе (рис. 5, б). Вес каждого ребра графа (КПТ для каждого компонента модели) рассчитывается с использованием выражения (2).
Рис. 5. МОП-транзистор с каналом n-типа: а - полная модель; б - потоковой граф
РИ, 2003, № 1
Предложенный способ вычисления коэффициента передачи тестопригодности МОП-транзистора ориентирован на использование моделей, что позволяет применять его и для различных других активных компонентов.
1.2. Расчет управляемости и наблюдаемости
Для каждого компонента схемы (активного или пассивного) различают входную и выходную управляемости. Входная управляемость представляет легкость установления значения произвольного сигнала на входы компонента и зависит от управляемости входных узлов и компонентов, к которым эти узлы подключены. Выходная управляемость компонента представляет легкость формирования значения произвольного сигнала на выходе данно -го компонента. Она зависит от входной управляемости и КПТ компонента, т.е. Cout = TfCin, где C/n — входная управляемость компонента; Cout — выходная управляемость компонента; Tf — коэффициент передачи тестопригодности компонента.
Для вычисления управляемости в узле выполняется преобразование схемы в потоковый граф, в котором каждой вершине соответствует узел схемы, а ребру—ее компонент. Направление ребра отражает направление протекания сигнала через компонент, а вес ребра соответствует КПТ данного компонента. Управляемость любого /-го узла (или /-й вершины в потоковом графе) может быть рассчитана как (рис. 6, а)
і F
Ci = F “
1 in m—
і Fn I \
-I cAtA
in m=1 ' '«
(5)
здесь Ct — управляемость узла /; Fin — коэффициент объединения по входу в узле /; Cm — входная управляемость m-го соединения из числа объединенных в узле /; (Tf)m — КПТ компонента m-го соединения из числа объединенных в узле /.
Для каждого компонента схемы различают входную и выходную наблюдаемость. Выходная отражает легкость определения ожидаемого сигнала на выхо -де какого-либо компонента по результатам наблюдения значений сигнала на первичных выходах устройства. Входная наблюдаемость отражает легкость определения того, принимает ли сигнал ожидаемое значение на входах компонента или нет, которое осуществляется по результатам наблюдения за значениями сигнала на первичных выходах. Поскольку КПТ отражает легкость распространения сигнала через компонент, то входная наблюдаемость может быть вычислена как Oin = TfOout, где Oin — входная наблюдаемость компонента; Oout—выходная наблюдаемость компонента; Tf— коэффициент передачи тестопригодности компонента.
Наблюдаемость произвольного /-го узла (или /-й вершины в потоковом графе) выражается как (рис. 6, б)
1 F°Mt I \
O = £Om{Tf
Fout m=1 V 7
m
(6)
51
здесь Oj — наблюдаемость узла i; Fout—коэффициент разветвления по выходу в узле i; Om — выходная наблюдаемость m-го соединения из числа разветвляющихся в узле i; (T/) — КПТ компонента m-
го соединения из числа разветвляющихся в узле i.
Рис. 6. Аналоговая схема: а — с объединением компонентов в узле i; б — с разветвлением компонентов в узле i
1.3. Расчет тестопригодности
Поскольку малые значения либо управляемости, либо наблюдаемости приводят к ухудшению тестопригодности устройства, то для оценки тестопригодности предлагается использовать следующую функцию от этих двух характеристик T = д/C ■ Oi , где Ті — тестопригодность узла i; Q — управляемость узла i; О, — наблюдаемость узла i.
Однако для оценивания тестопригодности для каждого конкретного приложения может использоваться своя функция ее расчета.
Общий показатель тестопригодности всей схемы может быть представлен как среднее арифметическое значение тестопригодности всех узлов схемы, т.е.
N
Z T
T = i=l_,
N
где T — тестопригодность всей схемы; T — тестопригодность узла i; N — число узлов схемы.
Анализ тестопригодности аналоговых устройств, как правило, выполняется при различных значениях частоты входных сигналов. Блок-схема процедуры анализа тестопригодности показана на рис. 7. Здесь в качестве входных (исходных) данных используется список соединений исследуемой схемы. На первом шаге процедуры осуществляется построение потокового графа схемы. Затем выполняется определение диапазона рабочих частот рассматриваемого устройства. На третьем шаге рассчитываются КПТ для всех компонентов и данные значения используются в последующем для обновления весов потокового графа. На пятом шаге проводится расчет значений управляемости и наблюдаемости, на основании которых вычисляются значения тестопригодности как отдельных узлов, так и всей схемы. Если расчет тестопригодности был выполнен не на всех частотах рабочего диапазона, то выбирается очередная частота и выполняются все действия процедуры, начиная с шага три, в противном случае выполнение процедуры завершается.
52
Список соединений
Рис. 7. Блок-схема алгоритма вычисления тестопригодности аналоговых схем
В результате работы рассмотренной процедуры формируется функция тестопригодности от частоты, которая отражает зависимость изменения тестопригодности от изменения частоты входного сигнала (рис. 8).
Рис. 8. Функция тестопригодности от частоты 2. Тестопригодное проектирование аналоговых схем
В настоящее время наблюдается устойчивая тенденция к интеграции аналоговых и цифровых подсхем внутри одной микросхемы. Актуальность появления таких устройств подтверждается возрастающим спросом на них среди разработчиков электронной аппаратуры. Важными проблемами при разработке смешанных ИМС остаются сложность и высокие затраты как времени, так и средств на проектирование и тестирование аналоговых подсхем, и это при условии, что они обычно занимают не более 10% полезной площади кристалла смешанной ИМС. Очевидно, что в настоящее время не существует универсального формального подхода, который можно было бы использовать для надеж-
РИ, 2003, № 1
ного тестирования аналоговых подсхем за приемлемое время. В этой связи важное место при разработке смешанных и чисто аналоговых ИМС занимает развитие и использование методов тестопригодного проектирования (DFT — Design For Testability) соответствующих устройств, что позволяет сократить время на тестирование, обеспечивая при этом высокий процент выявления возможных в схеме неисправностей [16, 17].
Мотивация использования DFTстратегий при проектировании ИМС может показаться не совсем убедительной. Включение дополнительных тесто -вых подсхем в рамках DFT подхода не улучшает работу схемы по выполнению первичной функции. Они не убыстряют схему, не сокращают потребление электрической энергии, не обеспечивают более высокую надежность устройства при влиянии отклонений параметров технологического процесса или среды окружения. Более того, использование тестирующих подсхем приводит к дополнительным проблемам. Во-первых, увеличивается сложность схемы.
Во-вторых, при добавлении тестирующих подсхем, как правило, нарушается элегантность схемного решения, что вызывает активный протест инжене-ров-проектировщиков. Для них подход DFT означает использование новой стратегии проектирования, которая накладывает определенные ограничения на свободу их мысли.
В-третьих, DFT методы требуют применения дополнительных тестирующих подсхем, реализация которых приводит к увеличению площади кристалла и, как следствие, к повышению стоимости производства таких ИМС и вероятности появления неисправностей в них (из-за роста размерности устройства).
Однако возрастающие усилия по применению DFT стратегии для аналоговых и смешанных ИМС обусловлены требованиями рынка. В зависимости от сложности устройства от 30 до 80% стоимости смешанных ИМС приходится на их тестирование. В этой связи одной из главных причин использования методов тестопригодного проектирования является снижение времени тестирования, что, в свою очередь, приводит к сокращению общей стоимости ИМС. Кроме того, DFT повышает тестопригодность устройств (по определению), что обеспечивает выявление большего числа возможных неисправностей и повышает надежность схемы за счет сокращения появления дефектов на ранних стадиях жизненного цикла ИМС. Использование электронной техники в областях жизнедеятельности и жизнеобеспечения человека, таких как медицина, энергетика, в том числе и атомная, автомобильный и воздушный транспорт и др., предполагает безопасность и повышенную надежность их функционирования. Безотказность и надежность в работе сложных электронных систем гарантируется и контролируется использованием DFTстратегии, которая не только повышает общую тестопригодность таких устройств, но и делает возможной
верификацию выходных характеристик в режиме реального времени. Таким образом, стратегия тестопригодного проектирования электронных устройств, несмотря на ряд недостатков, несущественных по сравнению с присущими ей достоинствами, позволяет облегчить задачу инженеров по тестированию, обеспечивая успех при проектировании, производстве и реализации ИМС.
Однако сложность тестирования аналоговых и смешанных ИМС существенно отличается от сложности тестирования цифровых устройств. Это обстоятельство сказывается на процессе выбора структуры тестирующей подсхемы и определяет реализацию соответствующих DFTрешений. Предлагаемые DFT методы для аналоговых схем не являются универсальными и предназначаются для определенных классов устройств (усилители, фильтры, преобразователи и т.д.) или для реализации отдельно взятого конкретного устройства. Предлагаемые DFTрешения реализуются, как правило, в виде дополнительных подсхем или функциональных элементов. Данные решения можно разделить на две категории: 1) тестирование на основе реконфигурации исследуемого устройства; 2) тестирование путем кодирования внутренней информации.
Методы первой категории требуют использования дополнительных переключающих цепей и элемента выбора режима тестирования, при котором собственно и происходит реконфигурация оригинальной схемы. Такое преобразование внутренней структуры устройства, которое позволяет улучшить его тестирование, может быть выполнено двумя способами.
а) При первом тестируемая схема разделяется на несколько функциональных блоков таким образом, что их входы и выходы становятся непосредственно управляемыми и наблюдаемыми. Данный способ реконфигурации упрощает доступ к компонентам схемы, однако зависит от конкретного приложения. Успех и эффективность его использования во многом определяется квалификацией проектировщика.
б) При втором способе реконфигурация применяется для изменения внутренней структуры схемы за счет изменения способа соединения компонентов в целях получения новой с функциональной точки зрения схемы, тестирование которой представляет более простую задачу. Отклики сформированной таким образом схемы используются для оценки работоспособности оригинальной схемы. Особенностью методов, реализованных в рамках данного способа, является их универсальность в пределах класса устройств.
Методы второй категории используются для осуществления интерактивного тестирования устройств и позволяют решать проблему измерения внутрисхемных характеристик в режиме реального времени. На основе значений измеренных параметров формируется избыточный числовой код, который применяется схемой проверки для установления работоспособности тестируемого устройства. При-
РИ, 2003, № 1
53
сутствие неисправности выявляется в случае, когда изменяется числовой код, о чем схема проверки немедленно сигнализирует. Выбор тестовых узлов и измеряемых характеристик, выполняемый еще на этапе проектирования устройства, осуществляется таким образом, чтобы как можно большее число возможных неисправностей приводило к нарушению формируемого числового кода.
2.1. Подходы тестопригодного проектирования аналоговых и смешанных ИМС
Все методы тестопригодного проектирования, пред -ложенные к настоящему времени, могут быть разделены на пять основных групп (рис. 9). Несмотря на существенные отличия в рассматриваемых реализациях, целью каждой из них является улучшение тестопригодности проектируемых ИМС.
Поддержка внешнего тестирования. В данной группе можно выделить три основных подхода: Iddq -тестирование, анализ откликов переходных процессов и многочастотное тестирование.
Подавляющее большинство методик тестирования современных ИС, реализуемых по технологии КМОП, основаны на измерении напряжений. Существует противоположный подход. В качестве измеряемой величины используется ток, потребляемый тестируемым устройством. Измерения производятся при различных входных условиях. Поскольку точное измерение тока — это длительный процесс (десятки миллисекунд), то практически все методы тестирования по току основываются на контроле тока покоя тестируемого устройства IdDq при различных входных условиях.
Рис. 9. Подходы тестопригодного проектирования
Методики I^Q-тестирования наиболее успешно применяются для определения неисправных статических КМОП-компонентов. В рабочем режиме ток покоя в них должен составлять сотни наноампер при условии, что напряжение питания находится в диапазоне 2,0—4,0 В. Если тестируемое устройство потребляет значительно больший ток в состоянии покоя, измеряемый десятками и сотнями микроампер, то данная ИС признается неисправной. Увеличение уровня потребляемого тока покоя вызывается множеством причин, среди которых могут быть короткие замыкания между металлизированными участками подложки, неисправности в
транзисторах и т.п. В зависимости от фактического механизма возникновения дефекта большинство неисправностей не могут быть обнаружены другими методиками тестирования, кроме ранней исчерпывающей функциональной диагностики, что, в свою очередь, является чрезвычайно ресурсоемким подходом и практически не используется. Исследования показали, что существует устойчивая связь между дефектом, обнаруженным ^^-тестированием, и вероятностью отказа ИС на ранних стадиях жизненного цикла. Таким образом, I^Q-тест может служить методом проверки потенциальной надежности ИС.
Тестирование на основе анализа откликов переходных процессов требует использования специальной сканирующей структуры, которая реализует интерфейс между аналоговой и цифровой подсистемами. Аналоговая часть возбуждается импульсным сигналом и ее выходная реакция подвергается оцифровке . Полученные таким образом значения используются для оценки поведения системы.
Многочастотное остаточное тестирование используется для линейных аналоговых схем. В качестве входных тестовых воздействий применяются два синусоидальных сигнала, значения частоты которых немного выше и немного ниже рабочей полосы пропускания устройства. Обнаружение неисправности в схеме осуществляется по значениям амплитуды выходных сигналов в тестовых узлах. Стоит отметить, что данный метод может использоваться также для интерактивного тестирования, при условии, что тестовые сигналы не перемешиваются с рабочими сигналами (т.е. их амплитуды не приво -дят к насыщению схемы, не возникают интермодуляционные искажения и выходной аналоговый сигнал подвергается фильтрации в целях удаления из него тестовых сигналов).
Доступ к внутренним элементам. Методы данной группы нацелены на повышение наблюдаемости и управляемости устройств. К структурным решениям, обеспечивающим доступ к внутренним узлам схемы или ее встроенным модулям, принадлежат методы, реализующие стратегии сканирующих путей и тестовых шин. В последнее время широко используется смешанная тестовая шина (IEEE 1149.4), которая является расширением стандарта цифрово -го граничного сканирования IEEE 1149.1 [7] и предназначена для совместного тестирования аналоговой и цифровой подсхем смешанных устройств. Существующий стандарт IEEE1149.4 обеспечивает полную совместимость со стандартом IEEE 1149.1, что делает возможным тестирование аналого-цифровых схем с использованием унифицированного тестового контроллера (ТАР — Test Access Port) и практически не изменяет структуру тестовой установки. Для проведения тестирования необходимы всего два дополнительных внешних вывода — тестовые вход и выход для аналогового сигнала. В некоторых приложениях вместо аналоговых тестовых сигналов применяются аналогоцифровые и цифро-аналоговые преобразователи, встроенные в микросхему, что позволяет организо-
54
РИ, 2003, № 1
вывать в разрабатываемом устройстве исключительно цифровой тестовый интерфейс.
Внутрисхемная генерация тестов и их оценка. При
формировании тестовых входных сигналов и анализе выходных откликов тестируемой схемы извне, т.е. с использованием внешних устройств, появляется ряд ограничений, накладываемых на эти сигналы, основными среди которых являются максимальная частота, амплитуда, уровень шума и искажений. Качество тестовых сигналов и выходных откликов, а также ограничения на их характеристики обусловлены в основном проводными соединениями, связывающими, с одной стороны, зонды тестового оборудования и тестовый интерфейс устройства, с другой — тестовые узлы с внутренними узлами схемы. Кроме того, ограничения, накладываемые на тестовые сигналы, могут определяться тактовыми частотами используемых преобразователей или ячеек аналогового граничного сканирования.
Проблема качества тестовых сигналов может быть решена путем внутрисхемного формирования входных сигналов требуемого качества и анализа выходных откликов. Здесь сигналы, которые поступают с тестовой установки, декодируются (разуплотняются) в целях получения выходных тестовых воздействий требуемого качества, которые затем используются в процессе тестирования. Выходные отклики подвергаются обратной операции, т.е. кодируются (уплотняются) таким образом, чтобы при передаче сохранить требуемое качество, затем возвращаются тестовой установке.
К недостаткам методов данной группы можно отнести увеличение используемой площади кристалла, требуемой для реализации дополнительных подсхем генерации и преобразования сигналов, и, как следствие, повышение затрат на проектирование и реализацию такой ИМС.
Встроенное самотестирование. Следующим шагом в развитии внутрисхемного тестирования стало использование структур встроенного самотестирования (BIST — Built-In Self-Test), которые представляют комплексное решение, не требующее внешней обработки сигналов. Преимуществами методов данной группы являются соответствующий выбор и оптимизация теста для каждой тестируемой схемы, а также существенное сокращение требований к комплектации и производительности внешних тестеров. Кроме того, встроенное самотестирование позволяет выполнять тестирование не только в выделенном режиме (off-line), но и в режиме реального времени (on-line), когда неисправности обнаруживаются в процессе выполнения схемой предназначенной ей функции. Основным недостатком методов встроенного самотестирования является потребность в увеличении площади кристалла, необходимой для реализации BIST-структур.
Внутрисхемное тестирование многомодульных систем. Достижения современной микроэлектроники позволили разрабатывать сложные многомодульные устройства, включающие подсхемы фильтрации, различные преобразователи, ядра цифровой
РИ, 2003, № 1
обработки сигналов и т.д., которые реализуются на одном кристалле. Методы рассматриваемой группы основываются на использовании функциональных возможностей одних модулей устройства (микроконтроллеров или ядер цифровой обработки сигналов) для тестирования других элементов (фильтров, усилителей, преобразователей). Достоинством этих методов является отсутствие потребности в дополнительных подсхемах, а также то, что процесс тестирования задается путем программирования интеллектуальных модулей.
2.2. Встроенное самотестирование
За последнее десятилетие разработано множество методик включения тестирующих подсхем непос -редственно в основную схему. Общий подход носит название встроенное самотестирование (BIST). Предпосылкой к разработке данного подхода послужила необходимость создавать высоконадежные системы, главным требованием которых является тестирование ИМС после их размещения на плате. Использование BIST-структур позволяет упростить диагностику ИМС в условиях их функционирования в составе систем.
BIST-технологии обычно делят на две стратегии [8, 12, 17]:
— on-line (рабочий режим);
— off-line (выделенный режим),
причем первая стратегия соответствует методам самотестирования (self-checking), а вторая - методам BIST.
При on-line тестировании неисправности обнаруживаются в процессе выполнения схемой предназначенной ей функции. При использовании off-line стратегии тестируемая схема переводится в выделен -ный режим, при котором обычное функционирование устройства невозможно. К недостатку методов off-line тестирования можно отнести тот факт, что проверка осуществляется не постоянно и, как следствие, возникает трудность выявления неисправностей, появляющихся в произвольные моменты времени. С целью повысить качество выявления неисправностей предлагается использовать совместно механизмы on-line и off-line методов.
На сегодняшний день предлагается множество стратегий встроенного самотестирования, основными отличиями которых являются:
— способы выбора входных тестовых воздействий;
— способы обработки выходных откликов;
— выбор контролируемых параметров;
— режимы функционирования;
— классы тестируемых устройств.
2.2.1. Схема аналогового унифицированного BIST
В работах [9, 10] предлагается методика аналогового унифицированного самотестирования (AUBIST— Analogue Unified BIST) для аналоговых и смешанных полностью дифференциальных схем. Данная методика позволяет тестировать функциональные
55
блоки в обоих режимах on-line и off-line, что измерения различных параметров схемы путем повышает качество выполняемой операции. Струк- использования одной и той же аппаратной базы. турная схема этого подхода представлена на рис. 10.
2 L.
П 4
SCK'
Дифференциальная аналоговая схема
2 - 2
2L-
П 2i
SCK'
Дифференциальная аналоговая схема
: Тестовый сигнал.
SCK-
TDI-
_2 '2- • • •
_Управление
a_jEkr
.'2
т
Мастер теста +ТСК
►SCK'
►TDO
Рис. 10. Структура аналогового унифицированного BIST
В качестве функциональных блоков используются полностью дифференциальные аналоговые схемы. Все процессы осуществляются под управлением модуля — мастера теста. Тестовые инструкции TDI на его входе, считываемые в регистр инструкций граничного сканирования, определяют режим тестирования схемы и выбор тестируемых сигналов функциональных блоков. Сигналы от неисправных модулей помещаются в регистр индикации ошибок. Этот регистр является частью схемы накопления ошибок, которая используется двухпроводным устройством проверки. С выхода этого устройства снимаются сигналы, результаты тестирования (TDO). Сигналы TCK, TDI, TDO соответствуют стандарту IEEE 1149.1.
2.2.2. Схема преобразующего встроенного самотестирования
Большая часть разработанных BIST-методик предназначена для тестирования в выделенном off-line режиме. В работах [13, 14] рассмотрена методика встроенного самотестирования, которая позволяет проверить, находится ли тестируемый параметр схемы в допустимой области или нет (функциональное тестирование). Предложенная встроенная тестовая структура получила название преобразующее самотестирование (T-BIST — Translation BIST). Данная методика основывается на преобразовании каждого проверяемого параметра Pi схемы в постоянное напряжение V. Полученное в результате напряжение является пропорциональным измеренному параметру и может быть легко протестировано. Этот процесс состоит в сравнении полученного постоянного напряжения с двумя относительными значениями напряжения, которые характеризуют верхний и нижний пределы допустимой области. Результаты сравнения собираются в сдвиговом регистре. Используя эту технику, тестируемую схему мы можем разделить на различные функциональные блоки и затем уже тестировать их индивидуально, мультиплексируя входы и выходы различных блоков (рис. 11).
T-BIST схема может включать в себя различные типы детекторов, определяющие тестируемые параметры: по передаточной или фазовой функциям, t детекторы, детекторы импульсов и т.д. Преимуществом данной методики является возможность
56
Рис. 11. Структура T-BIST
2.2.3. Частотная схема встроенного самотестирования
В работе [5] предлагается частотная схема встроенного самотестирования (f-BIST — frequency-based BIST). Основная его функция заключается в отслеживании отклонений частоты входного сигнала от заданного значения. Для преобразования частоты входного сигнала в пропорциональное постоянное напряжение предлагается использовать ^S-триггер, объединенный с ЛС-цепью, организующей задержку. На рис. 12 представлена схема этого устройства.
ПИТ
Предложенная структура конструктивно проста и использует небольшую площадь кристалла. Она может применяться для встроенного тестирования схем, функционирование которых основывается на изменениях частоты (генераторы, управляемые напряжением — ЕУН, умножители и делители частоты, схемы с фазовой автоподстройкой частоты—ФАПЧ).
2.2.4. Встроенное самотестирование на основе преобразования тестируемого устройства в схему генератора
Эффективность тестовых методов зависит от выбора построения качественных входных тестовых векторов. Когда сложность тестируемой схемы возрастает, проблема формирования оптимального тестового вектора, позволяющего выявить максимум неисправностей, становится критической. В связи с этим большинство решений, предлагаемых в последнее время, нацелены на упрощение операции получения тестовых воздействий.
Особый интерес здесь представляет тестовый метод O-BIST (Oscillation-BIST) [1]. Используя этот метод, сложные аналоговые схемы можно разбить
РИ, 2003, № 1
на функциональные встроенные блоки, например такие, как операционные усилители, компараторы, фильтры и т.д., или комбинацию этих устройств. В режиме тестирования каждый встроенный блок преобразуется в схему генератора. Частота /осц, которая генерируется каждым блоком, может быть выражена, как функция от их внутренних компонентов или характеристик. Г енератор формируется таким образом, чтобы частота его сигнала была максимально чувствительна к изменениям во внутренних компонентах встроенного блока (рис. 13).
Вход
Управ-
ление
Модуль . У 1 ҐГТ~
Модуль
управ-
ления
Модуль
N
X-
Выход
мих
/с
осц
Компа-
ратор
Испр / Неиспр
Тестируемая схема с элементами BIST
Рис. 13. Структура Oscillation-BIST
Этот метод позволяет отказаться от генератора аналогового тестового вектора и устройства оценки выходных сигналов, а как следствие — уменьшить сложность тестирования и затраты на его проведение. Сокращается время тестирования, поскольку проверяться должна только одна частота для каждого встроенного блока. Существующие неисправности в тестируемой схеме, связанные с компонентами, входящими в структуру генератора, проявляют себя как отклонение генерируемой частоты. Кроме того, отклонение этой частоты за пределы допустимого интервала может быть использовано для выявления неисправности. Допустимая область частоты /осц для каждого тестируемого блока определяется с использованием статистического анализа методом Монте-Карло.
2.2.5. Аналоговые встроенные наблюдатели функциональных блоков
Исследования в области DFTпривели к разработке многофункциональных тестовых структур, способных сканировать данные, вырабатывать тестовые последовательности и обрабатывать отклики схем на эти воздействия. В области проектирования аналоговых ИМС такие структуры получили название аналогового встроенного наблюдателя функциональных блоков (ABILBO) [6].
Обычно структура ABILBO состоит из двух аналоговых интеграторов и небольшой дополнительной схемы, включающей управляемые конденсаторы. Так как интеграторы имеют дублированные входные каскады, то они могут нести функцию повторителей напряжения и, следовательно, выполнять операцию сканирования. При программировании управляемых переключающих конденсаторов схема настраивается на выполнение двух функций: либо генерацию синусоидального сигнала, либо проведе-РИ, 2003, № 1
ние анализа полученных откликов. Генератор сигналов получается, когда оба интегратора организуют кольцевую схему. Характеристики пассивных компонентов RC-цепей определяют частоту и фазу генерируемого сигнала. Сигнатурный анализатор основан на двух интеграторах, соединенных в цепочку (последовательно). Сигнатуры строятся при оценке времени прохождения сигналов через интеграторы, т.е. времени достижения определенного уровня напряжения на выходах интеграторов. Качественное покрытие неисправностей с использованием этого подхода зависит от частоты входного сигнала и временных характеристик интеграторов.
На системном уровне для схем небольшой размерности достаточно нескольких тестовых параметров, а реализация единственной структуры ABILBO не требует значительного расхода площади кристалла. Данное обстоятельство делает использование ABILBO очень привлекательным подходом встроенного самотестирования. Для более сложных и объемных схем, например таких, как SOC (System-on-Chip) и MCM (Multi Chip Modules), осуществляется их декомпозиция на функциональные блоки для улучшения охвата неисправностей и диаг-ностируемости дефектов. В этом случае могут применяться несколько структур ABILBO для работы с каждым функциональным блоком ИМС.
2.3. Аналого-цифровая тестовая шина (IEEE 1149.4)
Одним из наиболее значительных достижений в смешанном тестировании является стандарт аналогово-цифровой тестовой шины (IEEE1149.4). С 1992 года ведутся работы сначала по созданию, а затем по усовершенствованию предлагаемой архитектуры. Данные мероприятия проводятся техническим советом по тестовым технологиям ( ТТТС— Test Technology Technical Committee), куда вошли представители промышленных предприятий и научно-исследовательских институтов из различных стран мира. За основу своей деятельности ими был принят стандарт цифровой тестовой шины (IEEE1149.1). Базовая идея этого стандарта связана с использованием технологии граничного сканирования, которая является разновидностью методов сканируемых маршрутов и состоит в размещении ячеек между каждым выводом ИМС и ее внутренней логикой [11, 15]. Данные ячейки образуют последовательный сдвиговый регистр и содержат значения сигнала каждого контакта ИМС. Граничное сканирование реализует бесконтактный метод доступа к выводам ИМС, обеспечивая полный контроль состояния внутреннего функционирования схемы.
Базовая архитектура смешанной тестовой шины представлена на рис. 14.
Она включает следующие основные элементы:
1) тестирующую схему, в состав которой входят:
— контроллер доступа теста (ТАР);
— регистры комацд (IR);
— регистры данных (входной и выходной);
57
2) аналоговые граничные ячейки (АВМ);
3) цифровые граничные ячейки (BSC).
Назначение ТАР заключается в управлении режимами теста и данными. Стандарт граничного сканирования предусматривает следующие тестовые выводы:
TDI (Test Data In) — последовательный вход тестовых данных;
TDO (Test Data Out) — трехстабильный последовательный выход тестовых данных;
TMS (Test Mode Select) — сигнал выбора режима тестирования;
TSK (Test Synchronizing Clock) — сигнал синхронизации тестовой логики, независимый от системного синхросигнала.
Аналоговая Цифровая
граничная ячейка граничная ячейка
Рис. 14. Архитектура смешанной тестовой шины
Главная идея предлагаемого стандарта заключается в совместном использовании цифровых и аналоговых сканирующих ячеек, причем первые подключаются к входным и выходным узлам цифровой подсхемы, а вторые — к узлам аналоговой подсхемы. Все вместе они образуют сканирующую цепочку. На рис. 15 приведена структура цифровой ячейки граничного сканирования (BSC).
ShiftDR SO Mode
SI ClockDR UpdateDR
Рис. 15. Архитектура цифровой сканирующей ячейки
Выделяют следующие режимы ее функционирования [7]:
— нормальный, при котором данные проходят напрямую со входа PI на выход PO;
— режим обновления, когда данные на выход PO подаются с выходного регистра;
— режим захвата, при котором данные со входа PI подаются на сдвиговый регистр;
— режим последовательного сдвига, при котором данные передаются с выхода SO (Scan Out) одной ячейки на вход SI (Scan In) следующей.
Из структуры ячейки видно, что режимы захвата и последовательного сдвига могут работать параллельно с нормальным режимом, а это дает возможность проводить тестирование устройства в процессе его функционирования.
Аналоговые сканирующие ячейки (рис. 16) в описываемой архитектуре называются аналоговыми граничными модулями (АВМ) [15]. Их функционирование соответствует BSC стандарта IEEE 1149.1. АВМ может захватывать сигнал, поступающий на ножку. Путем сравнения значений этого сигнала со значением локального порога Ути формируются признаки логического нуля или единицы. Результат, полученный в цифровом виде, сохраняется как бит в граничном регистре. В отличие от BSC аналоговый граничный модуль допускает режим параметрических измерений. В ходе него АВМ может передавать сигнал от источника тока на любой другой узел аналоговой подсхемы или измерять относительно них напряжения. Для этих операций в АВМ были включены две внутренние аналоговые тестовые шины АВ1 и АВ2, а также элемент отключения соединения между аналоговым граничным модулем и узлом тестируемой схемы (SD).
Архитектура граничного сканирования позволяет выполнять не только стандартное сканирование выводов, но и функциональное тестирование любым из методов, выбираемым при проектировании и реализуемым на основе команд, которые хранятся в регистре команд (IR). В режиме тестирования выполняется передача тестовых данных на вход ИМС и считывание отклика на выходе, затем проводится его сравнение с откликом исправного устройства.
Смешанные тестовые шины предлагается использовать в ИМС, реализованных в корпусах типа PGA (Pin Grid Array) или BGA (Ball Grid Array), когда невозможно установить физические контакты с выводами схемы. Кроме того, предлагаемая архитектура применяется не только для тестирования конкретной микросхемы, но и для проведения тестовых мероприятий на уровне печатной платы. Наряду с явными достоинствами имеются и недостатки применения смешанной тестовой шины, которые в основном связаны с отсутствием универсальных качеств шины. Основной проблемой при решении задачи по адаптации смешанной тестовой шины является сложность функционирования аналоговых подсхем в разных приложениях, а также разнообразие протекающих в них сигналов.
Предложенный анализ показывает, что все методы, основанные на реализации внутри кристалла подсхем, которые выполняют функцию самотестирования, предлагаются и разрабатываются для конкретных приложений. Данная стратегия позволяет получить оптимальное решение, которое обеспечи-
РИ, 2003, № 1
58
вает проведение исчерпывающего тестирования, а также сокращение временных затрат и усилий, требуемых для этого. Методы, которые облегчают доступ к внутренним узлам ИМС, позволяют улучшить их управляемость и наблюдаемость, что за счет некоторого увеличения площади кристалла делает возможным снижение затрат, связанных с настройкой, использованием и сопровождением специализированного тестового оборудования. Для качественного тестирования в данном случае вместо сложных дорогостоящих тестеров может использоваться стандартное тестовое оборудование.
Компромисс выбора между внешним и внутрисхемным тестированием осуществляется с учетом присущих им особенностей; основные из них приведены в таблице.
Сравнительная оценка методов внутрисхемного и внешнего тестирования аналоговых ИМС
Характеристика Внутрисхемное тестирование Внешнее тестирование
Скорость выполнения Высокая (+) Низкая (-)
Дополнительная площадь кристалла Требуется (-) Не требуется (+)
Режим работы Интерактивный / выделенный (+) Только выделенный (-)
Требования к используемому оборудованию Стандартное (универсальное) (+) Специализированное (-)
Точность выполняемых измерений Высокая (+) Низкая (-)
Стоимость реализации Высокая (-) Низкая (+)
Можно сделать вывод, что методы внутрисхемного тестирования являются наилучшим решением для использования в сложных системах, особенно в приложениях, требовательных к безопасности и надежности их функционирования. Методы внешнего тестирования, в свою очередь, кажутся наиболее подходящими применительно к стандартным электронным устройствам массового выпуска, при котором может быть оправдано использование специализированного тестового оборудования. Однако следует заметить, что особенностью производства современных аналого-цифровых ИМС является ориентация на совместное применение обеих стратегий. При этом решение в рамках внутрисхемного тестирования устройства направлено на упрощение его внешнего тестирования.
Литература: 1. Arabi K, Kaminska B.
Oscillation Built-In Self Test (OBIST)
Scheme for Functional and Structural Testing of Analog and Mixed-Signal Integrated Circuits // In Proc. IEEE International Test Conference. 1997. P.
786-795. 2. GrochowskiA., Bhattacharya D, Vishwanathan T.R., Laker K.
Integrated Circuit Testing for Quality Assurance in Manufacturing: History, Current Status and Future Trends // IEEE Trans. on Circuits and Systems II: Analog and Digital Signal Processing.
1997. Vol. 44, No. 8. P. 610-633. 3. Huynh S.D,
Kim S, Soma M. Automatic Analog Test Signal Generation Using Multifrequency Analysis //
IEEE Trans. on Circuit and Systems — II:
РИ, 2003, № 1
Analog and Digital Signal Processing, 1999. Vol. 46, No. 5. P. 565-576. 4. Huynh S, Soma M, Zhang J. Analitical testability models for mixed-signal circuits // in IEEE Int. Workshop on System Test and Diagnosis. Dig. of Papers, Alexandria, VA, 1998. P. 43-50. 5. Khaled S, Kaminska B, Courtois B, Lubaszewski M. Frequency-based BIST for analog circuit testing // In Proc. IEEE VLSI Test Symp.
1995. P. 54-59. 6. Lubaszewski M, Mir S, Pulz L. ABILBO: Analog built-in block observer // AMATIST ESPRIT-III Basic Research Project. TIMA Laboratory Annual Report, 1997. 7. Marzouki M., Osserian A. The IEEE Boundary Scan Standard: a Test Paradigm to Ensure Hardware System Quality // Quality Engineering Journal. 1996. Vol. 8, No. 4. P. 635-645. 8. Milor L.S. A Tutorial Introduction to Research on Analog and Mixed-Signal Circuit Testing // IEEE Trans on Circuits and Systems II: Analog and Digital Signal Processing. 1998. Vol. 45, No. 10. P. 1389-1407. 9. Mir S, Lubaszewski M, Courtois B. Unified built-in self test for fully differential analog circuits // Journal. of Electronic. Testing: Theory and Application. (JETTA), Kluwer Academic Publ.
1996. No. 2. P. 1-21. 10. Mir S, Kolarik V, Lubaszewski M, Nielsen C, CourtoisB. Built-In Self-Test and Fault Diagnosis of Fully Differential Analogue Circuits // IEEE/ACM Int. Conference on Computer-Aided Design. 1994. P. 486-490. 11. Modi M. Mixed-signal test bus, embedded core test efforts advance // IEEE Design and Test of Computers. 1999. Vol 16, No. 2. P. 5-7. 12. NejadM.S, Sebaa L, Ladick A, Kuo F. Analog built-in self-test // In Proc. 7th Annual IEEE International ASIC Conference and Exhibit. 1994. P. 407-411. 13. Slamani M, Kaminska B. Fault observability analysis of analog circuits in frequency domain // IEEE Trans. on Circuits and Systems II: Analog and Digital Signal Processing. 1996. Vol. 43, No. 2. P. 134-139. 14. Slamani M, Kaminska B, Quesnel G. An Integrated Approach for Analog Circuit Testing with Minimum Number of Detected Parameters // In Proc. IEEE International Test Conference.
1994. P. 631-640. 15. SunterS. The P1149.4 Mixed Signal Test Bus: Costs and Benefits // Proc. IEEE Int. Test Conference.
1995. P. 444-450. 16. WagnerKD, Williams T.W. Design for testability of analog/digital networks // IEEE Trans. on Industrial Electronics. 1989. Vol. 36. P. 227-230. 17. Williams T. W, Parker K.P. Design for Testability - A Survey // IEEE Proceedings of the IEEE. 1983. Vol. 71, No.12. P. 98-112.
Поступила в редколлегию 15.11.2002
Рецензент: д-р техн. наук, проф. Хаханов В.И.
Мосин Сергей Геннадьевич, канд. техн. наук, доцент кафедры вычислительной техники Владимирского государственного университета. Научные интересы: автоматизация проектирования радиоэлектронных устройств и тестов для них, CAnP тестопригодного проектирования, сетевые и телекоммуникационные стандарты и технологии. Адрес: Pоссия, 600000, Владимир, ул. Еорь-кого, 87, тел. (+7) (0922) 279808. E-mail: smosin@ieee.org
SH
Разъединение со
SL
Внутренние аналоговые тестовые шины
SG
Подключение
аналоговой
SB2
Схема интерфейса тестовой ттшттт,т
АВ1
АВ2
ATI
АТ2
Pra. 16. Функциональная схема аналогового граничного модуля
59
