CC BY
43
УДК 681.32
DOI: 10.17213/0321-2653-2016-4-11-17
отказоустойчивые логические элементы плис
fault tolerant lut fpga
© 2016 г. С.Ф. Тюрин, А.С. Прохоров
Тюрин Сергей Феофентович - д-р техн. наук, профессор, кафедра «Автоматика и телемеханика», Пермский национальный исследовательский политехнический университет, г. Пермь, Россия. E-mail: [email protected]
Прохоров Андрей Сергеевич - аспирант, кафедра «Автоматика и телемеханика», Пермский национальный исследовательский политехнический университет, г. Пермь, Россия. E-mail: [email protected]
Tyurin Sergey Feofentovich - Doctor of Technical Sciences, professor, department «Automation and Telemechanics», Perm National Research Polytechnic University, Perm, Russia. E-mail: [email protected]
Prokhorov Andrey Sergeevich - post-graduate student, department «Automation and Telemechanics», Perm National Research Polytechnic University, Perm, Russia. E-mail: [email protected]
Рассматриваются отказоустойчивые логические элементы для высоконадёжных, радиационно-стойких ПЛИС типа FPGA. Предлагаемые элементы обладают способностью сохранения исходной функции при отказах двух и трёх транзисторов в каждой транзисторной структуре. Анализируется сложность логических элементов с предложенными транзисторными структурами, которые парируют отказы (сбои) трёх любых транзисторов. Производится сравнение по вероятности безотказной работы с троированными структурами ЛЭ ПЛИС FPGA.
Ключевые слова: логический элемент; ПЛИС типа FPGA; LUT; транзистор; избыточность; вероятность безотказной работы; троирование; расчетверение; девятикратная избыточность; шестнадцатикратная избыточность.
We consider the logical elements for high-reliability, radiation-resistant FPGA type FPGA. Proposed elements have the ability to maintain the original function in case of failure of two or three transistors in each transistor structure. We analyze the complexity of the proposed elements with the elements, retorts failure of one transistor in each transistor structure. A comparison on the probability of failure-free operation with tinted structures LE FPGA FPGA.
Keywords: FPGA; logic functions; logic element; Fault-tolerant Look Up Table FPGA - FTLUT; radiation resistance; transistor; redundancy; reliabilities; triple redundancy; quadrupling.
Введение
Согласно законам проектирования Мида и Конвей [1], при проектировании БИС не допускается более четырех транзисторов в последовательной цепочке. Это же ограничение соблюдается в логических элементах базовых матричных кристаллов [2 - 6], использующих КМДП транзисторы. Дело в том, что чем больше длина цепочки, тем ниже помехоустойчивость. Ограничение «4 транзистора» соблюдается и в логических элементах программируемых пользователем вентильных матрицах III IBM - программируемых логических интегральных схемах ПЛИС типа FPGA [7, 8].
Логический элемент - ячейка LUT (Look Up Table) ПЛИС FPGA [7, 8] реализует любую функцию одной переменной и строится на основе мультиплексора 2-1 (рис. 1).
Настройка осуществляется подачей констант на входы инверторов 0,1.
Рис. 1. LUTl-мультиплексор 2-1
Для построения ШГ2-мультиплексора 4-1 необходимо три LUT1 (рис. 2). При ограничении «4 транзистора» на входе последнего, третьего LUT1, инверторы не нужны. Настройка осуществляется подачей констант на входы инверторов 0, 1, 2, 3. Аналогично строится LUT3-мультиплексор 8-1 (рис. 3).
На рис. 3 указаны ячейки конфигурационной памяти SRAM. ШГ4-мультиплексор 16-1 изображён на рис. 4.
И>оит
Рис. 2. ЦиТ2-мультиплексор 4-1
Рис. 3. ЦиТ3-мультиплексор 8-1
Рис. 4. ШИ-мультиплексор 16-1
Реализация функции 5, 6 и более переменных требует каскадирования элементов, реализующих функцию четырех переменных [9, 10]. Так, для 5 переменных необходимо введение инверторов (восстановителей сигнала) по входу последнего ШГ1, иначе ограничение будет нарушено (рис. 5).
XI
Х2 ХЗ
Х4
ISRtMtto-1""1-
[SRÄgfcJP I ±
IS RAM Ц»~
15КДМЦ»Л-ISRAMffr»
riXfL
ISRAHlto-П-
rtT
rüln.
И«^1--1
[SRÄHIfco H-LfL
ЦкАМ^е-Т-
EgÄwTt»-
HX
f4_|_[ L
XI
a.
IsrahHV—I—Ф-J-
tSRAMlto—I-ГП-J
X2
t5RAMfo>-J~ "——I I tSRAMtt»— ^-i"
X3
X4
"i
ОИТ 1
X5
0
—
Ч>оит
оит 0
5йнк»-г Т-^-, J_
[siSÄMlt» П_|_П tsS*Hlfco-r"1 _ | Is RAH Iba-r-U
Рис. 5. ЦиТ5-мультиплексор 32-1
То есть обеспечивается восстановление сигнала, проходящего по ветвям дерева транзисторов. При этом настройка функции будет инверсной (три инвертора в ветви). Так же могут быть построены ШГ6-мультиплексор 64-1 и ШГ7-мультиплексор 128-1. Есть информация об использовании и ШГ8-мультиплексор 256-1.
Это ограничение создаёт проблемы для структурного резервирования на транзисторном уровне логики [11 - 15]. В связи с этим вызывает интерес построение отказоустойчивой логики, особенно в связи с задачей разработки отказоустойчивых схем [16].
Отказоустойчивый FCTLUT1 ПЛИС FPGA
Для получения отказоустойчивого логического элемента [13 - 15] - FTLUT1-1 ПЛИС FPGA может быть предложено так называемое расчетверение (учетверение) транзисторов (рис. 6).
FTLUT1 парирует отказ одного любого транзистора в каждой транзисторной структуре -в каждой четвёрке транзисторов. Вероятность безотказ-
Рис. 6. Отказоустойчивый
ной работы найдем ЫШ111-1 с транзисторным г
резервированием по формуле [16]
I О
i=0
(i-n)Xt
(1- в~ш у
(1)
где п - количество транзисторов; г - индекс суммирования; СП - математическое сочетание п элементов по г; X - интенсивность отказов; ^ -промежуток времени. Для элемента FTLUT1-1
эта вероятность будет е+ 4е~ш (1-е_ш).
Аналогичные структуры используются и в инверторах и ячейках конфигурационной памяти. Такое резервирование приводит к тому, что требуемое ограничение «4 транзистора» выполняется лишь до ШГ2 (на две переменные) (рис. 7).
wst--,
О
-tx^
оит
Рис. 7. Отказоустойчивый FTLUT1-2 с транзисторным резервированием
Таким образом, для ШГ3 (на три переменные) уже требуется восстановление сигнала и инверсная настройка (рис. 8).
Рис. 8. Отказоустойчивый FCTLUT1-3 13
Инверторы по входам на рис. 8 будут общими для двух ветвей дерева, однако необходимо учитывать их нагрузочную способность, а при её превышении каждая ветвь может иметь свои инверторы. Сложность не отказоустойчивого LUT (рис. 4) в количестве транзисторов при n < 4 можно оценить выражением
Ln = 2n8 + 2n+1 + 2n .
При декомпозиции n-дерева по k LUT, k e{1,2,3,4>, n > k, n < 8:
Ьпк = 2п -8+(2к+1 + 2к)2п-к + (22 +1 + 2п-к+1)+2п .
Отказоустойчивый FTLUT2 ПЛИС FPGA
Для получения FTLUT2-1 могут быть предложены структуры с 9-кратной избыточностью (рис. 9).
■>n—k
2"-k +1
т n—k+1 s
Рис. 9. Отказоустойчивый FTLUT2-1
Отказоустойчивый FTLUT2-2 изображен на рис. 10.
При этом необходима 9-кратная избыточность. Сравнение вероятностей безотказной работы (экспоненциальная модель отказов) нерезервированной схемы, схемы FTLUT, парирующей один отказ Pftm(0, троированного LUT с тремя мажоритарными элементами P33(t) и схемы FTLUT, парирующей два отказа Pftm2(t), изображено на рис. 11 и 12.
Р
0.9
0.8 0.7 0.6 0.5 0 4 0.3 0.2 0.1
Гч
\ \
1 \ Pftm2(t
\ '
1
■ я
1 1 \
1 )
у-ДО Pftm(\
2000
4000
6000
8000
1 10
Рис. 11. График изменения вероятностей безотказной работы нерезервированной схемы P(t), схемы FTLUT, парирующей один отказ Pfta(t), троированного LUT с тремя мажоритарными элементами P33(t) и схемы FTLUT, парирующей два отказа Pftm2(t), при n = 4 и интенсивности отказов 10-5/ч в диапазоне вероятности от 1 до 0
Р 0.94 0.88 082 0.76 0.7 0.64 058 0.52 0.46
Рис. 10. Отказоустойчивый FTLUT2-2
Таким образом, парируется отказ любых двух транзисторов в каждой транзисторной структуре, включая инверторы. Вероятность безотказной работы элемента FTLUT2-2 найдем по формуле (1)
е+ 9е(1-е)+36е(1-е)2 .
2Ш
400
600
800
1000
Рис. 12. График изменения вероятностей безотказной работы нерезервированной схемы P(t), схемы FTLUT, парирующей один отказ Pfta(t), троированного LUT с тремя мажоритарными элементами P33(t) и схемы FTLUT, парирующей два отказа Pftm2(t), при n = 4 и интенсивности отказов 10-5/ч в диапазоне вероятности от 1,0 до 0,4
t
t
Отказоустойчивый FTLUT3 ПЛИС FPGA
Для получения FTLUT1-2 ПЛИС FPGA могут быть предложены структуры с 16-кратной избыточностью (рис. 13).
Рис. 13. Отказоустойчивый FTLUT3-1
Отказоустойчивый FTLUT3-2 изображен на рис. 14.
-(16)^
+16-e "mt (1-e ) +
+120е"14Ш (1-е "ш )2 + 560е (1-е "ш )3.
При этом необходима 16-кратная избыточность. Графики изменения вероятностей безотказной работы нерезервированной схемы Р(0, схемы FTLUT, парирующей один отказ Рдт2(0, схемы FTLUT, парирующей два отказа Рдт3(0 и схемы FTLUT, парирующей три отказа Рдт4(0 при п = 4, изображены на рис. 15 и 16.
P 0.9 03 0.7 0.6 0.5 0.4 0.3 0.2 0.1 О
Pftm3(t)
Pftm4(t) /
/
Pftm2(t)
А / \
P(t)
1000
2000
3000
4000
5СЮ0
Рис. 15. График изменения вероятностей безотказной работы нерезервированной схемы Р(Г), схемы FTLUT, парирующей один отказ Рш2(г\ схемы FTLUT, парирующей два отказа Рйшз(£), и схемы FTLUT, парирующей три отказа РшО, при п = 4 и интенсивности отказов 10-5/ч в диапазоне вероятности от 1 до 0
Рис. 14. Отказоустойчивый FTLUT3-2
Таким образом, парируется отказ любых трех транзисторов в каждой транзисторной структуре, включая инверторы. Вероятность безотказной работы элемента FTLUT3-2 найдем по формуле (1)
P
о м
097 095 094 0.93 091 0 9 0.88 0.36 0 85
1 ^
Pftm4(t)
Pftm3(t)
P(t)
Pftm2(t)
200
400
600 S00 t
1000 1200 1400
Рис. 16. График изменения вероятностей безотказной работы нерезервированной схемы Р^), схемы FTLUT, парирующей один отказ Рйш2(г), схемы FTLUT, парирующей два отказа Рй^Г), и схемы FTLUT, парирующей три отказа Рйт4(0, при п = 4 и интенсивности отказов 10-5/ч в диапазоне вероятности от 1,0 до 0,4
Выводы
Таким образом, предложенные отказоустойчивые логические элементы позволяют получить более высокую вероятность безотказ-
t
e
ной работы LUT, чем троирование, причём на всём временном диапазоне. Для парирования любого одного отказа в каждой транзисторной структуре необходима четырёхкратная избыточность. Для парирования любых двух отказов в каждой транзисторной структуре необходима девятикратная избыточность FTLUT2, позволяющая достичь более существенной вероятности безотказной работы, чем FTLUT1, но и её превосходит на всём временном интервале FTLUT3, парирующий отказы любых трёх транзисторов в каждой транзисторной структуре, для реализации которой требуется 16-кратная избыточность. Возможно также дополнительно резервировать связи транзисторов. FTLUT могут быть использованы в так называемых адаптивных логических модулях АЛМ ПЛИС FPGA [9] для RHBD (Radiation Hardering by Design) процессоров и устройств бортовых цифровых вычислительных комплексов, обеспечивающих радиационную стойкость посредством архитектурных решений [16].
Литература
1. Ульман Дж.Д. Вычислительные аспекты СБИС / пер. с англ. А.В. Неймана; под ред. П.П. Пархоменко. М.: Радио и связь, 1990. 480 с.
2. Степченков Ю.А., Денисов А.Н., Дьяченко Ю.Г., Грин-фельд Ф.И., Филимоненко О.П., Морозов Н.В., Степченков Д.Ю. Библиотека элементов для проектирования самосинхронных полузаказных микросхем серий 5503/5507 и 5508/5509. М.: ИПИ РАН, 2008. 296 с.
3. Базовые матричные кристаллы / компания НПК «Технологический центр». URL: http://www.asic.ru/index.php? option=com_content&view=artide&id=52&Itemid=92 (дата обращения 27.06.2015)
4. Гаврилов С.В., Денисов А.Н., Коняхин В.В., Макарце-ва М.М. САПР «Ковчег 3.0» для проектирования микросхем на БМК серий 5503, 5507, 5521 и 5529. М., 2013. 295 с.
5. Денисов А.Н., Фомин Ю.П., Коняхин В.В., Федоров Р.А. Библиотека функциональных ячеек для проектирования полузаказных микросхем серий 5503 и 5507 / под общ. ред. А.Н. Саурова. М.: Техносфера, 2012. 304 c.
6. Угрюмов Е.П. Цифровая схемотехника: учеб. пособие / СПб.: БХВ-Петербург, 2004. 518 с.
7. Цыбин С. Программируемая коммутация ПЛИС: взгляд изнутри // Компоненты и технологии: электр. журн. URL: http://www.kit-e.ru/articles/plis/2010_11_56. php (дата обращения: 16.12.2014).
8. Золотуха Р., Комолов Д. Stratix Ш - новое семейство FPGA фирмы // Компоненты и технологии: электр. журн. URL: http://kit-e.ru/assets/files/pdf/2006_ 12_30. pdf (дата обращения 28.11.2015)
9. Использование ресурсов ПЛИС Stratix Ш фирмы Altera при проектировани микропроцессорных ядер // Компоненты и технологии: электр. журн. URL: http://www.kit-e.ru/assets/files/pdf/2010_02_39.pdf (дата обращения: 27.11.2015).
10. Глебов А.Л. SP-BDD-модель цифровых КМОП-схем и ее приложения в оптимизации и моделировании // Наука и образование: научное издание МГТУ им. Н.Э. Баумана. URL: http://technomag.edu.ru/doc/49908.html (дата обращения 28.06.2015).
11. Состав серии БМК 5529 / сайт компании НПК «Технологический центр». URL: http://www.asic.ru/index.php? option=com_content&view=article&id=52&Itemid=92 (дата обращения 16.03.2016)
12. Kamenskih A.N., Tyurin S.F. Stepchenkov Y.A. the problem of a fault-tolerant self-timed circuit analysis on semi-modularity and energy-reliability // Russian Electrical Engineering. 2015 № 11. P. 602 - 609.
13. Тюрин С.Ф., Громов О.А., Греков А.В. Функционально-полный толерантный элемент ФПТ+ // Науч.-техн. ведомости Санкт-Петербургского гос. политехнического унта. 2011. № 1(115). С. 24 - 31.
14. Тюрин С.Ф. Ячейка статической оперативной памяти: патент РФ №2573226; опубл. 20.01.2016, Бюл. № 2.
15. Чекмарёв С.А. Способ и система инъекции ошибок для тестирования сбоеустойчивых процессоров бортовых систем космических аппаратов // Вестн. Сибирского гос. аэрокосмического ун-та им. академика М.Ф. Решетнева. Вып. № 4 (56). 2014 [Электронный ресурс]. URL: http:// cyberleninka.ru/article/n/sposob-i-sistema-inektsii-oshibok-dlya-testirovaniya-sboeustoychevyh-protsessorov-bortovyh-sistem-kosmicheskih-apparatov (дата обращения: 16.12.2015).
16. Тюрин С.Ф., Зарубский В.Г. Транзисторное резервирование в логическом элементе FPGA DC LUT // Вестн. Поволжского гос. технол. ун-та: Радиотехнические и инфокоммуникационные системы. 2016. № 2 (30). С. 75 - 83.
References
1. Ul'man Dzh.D. Vychislitel'nye aspekty SBIS [Computational Aspects of VLSI]. Edit by P.P. Parkhomenko. Moscow, Radio i svyaz', 1990, 480 p.
2. Stepchenkov Yu.A., Denisov A.N., D'yachenko Yu.G., Grinfel'd F.I., Filimonenko O.P., Morozov N.V., Stepchenkov D.Yu. Biblioteka elementov dlya proektirovaniya samosinkhronnykh poluzakaznykh mikroskhem serii 5503/5507 i 5508/5509 [Library elements for designing self-timed chip semicustom series 5503/5507 and 5508/5509]. Moscow, IPI RAN Publ., 2008, 296 p.
3. Bazovye matrichnye kristally. Kompaniya NPK «Tekhnologicheskii tsentr» [Gate array // Company SPC "Technology Center"]. Available at: http://www.asic.ru/index.php?option=com_content&view=article&id=52&Itemid=92 (accessed 27.06.2015).
4. Gavrilov S.V., Denisov A.N., Konyakhin V.V., Makartseva M.M. SAPR «Kovcheg 3.0» dlya proektirovaniya mikroskhem na BMK serii 5503, 5507, 5521 i 5529 [CAD "Ark 3.0" for the design of chips on the BMK series 5503, 5507, 5521 and 5529]. Moscow, 2013, 295 p.
5. Denisov A.N., Fomin Yu.P., Konyakhin V.V., Fedorov R.A. Biblioteka funktsional'nykh yacheek dlya proektirovaniya poluza-kaznykh mikroskhem serii 5503 i 5507 [Functional cell library for designing chips semicustom series 5503 and 5507]. Moscow, Tekhnosfera Publ., 2012, 304 p.
6. Ugryumov E.P. Tsifrovaya skhemotekhnika [Digital circuitry: tutorial]. St. Petersburg, BKhV-Peterburg, 2004, 518 p.
7. Tsybin S. Programmiruemaya kommutatsiya PLIS: vzglyad iznutri [Software switching PLD: an outward glance]. «Komponenty i tekhnologii». Available at: http://www.kit-e.ru/articles/plis/2010_11_56.php (accessed 16.12.2014).
8. Zolotukha R., Komolov D. Stratix Ш - novoe semeistvo FPGA firmy [Stratix Ш — a new family of FPGA from Altera]. «Komponenty i tekhnologii». Available at: http://kit-e.ru/assets/files/pdf/2006_12_30.pdf (accessed 28.11.2015)
9. Ispol'zovanie resursov PLIS Stratix Ш firmy Altera pri proektirovani mikroprotsessornykh yader [Resource use Stratix Ш FPGA from Altera the design of microprocessor cores]. «Komponenty i tekhnologii». Available at: http://www.kit-e.ru/assets/files/pdf/2010_02_39.pdf (accessed 27.11.2015)
10. Glebov A.L. SP-BDD-model' tsifrovykh KMOP-skhem i ee prilozheniya v optimizatsii i modelirovanii [SP-BDD-model digital CMOS circuits and its applications in optimization and simulation]. «Nauka i obrazovanie: nauchnoe izdanie MGTU im. N.E. Baumana». Available at: http://technomag.edu.ru/doc/49908.html (accessed 28.06.2015).
11. Sostav serii BMK 5529 [The composition of the BMC 5529 series]. Sait kompanii NPK «Tekhnologicheskii tsentr». Available at: http://www.asic.ru/index.php?option=com_content&view=article&id=52&Itemid=92 (дата обращения 16.03.2016)
12.Kamenskih, A.N., TyurinS.F., Stepchenkov Y.A. The problem of a fault-tolerant self-timed circuit analysis on semi-modularity and energy-reliability // Russian Electrical Engineering. 2015. № 11. Pp. 602 - 609.
13. Tyurin S.F., Gromov O.A., Grekov A.V. Funktsional'no-polnyi tolerantnyi element FPT+ [Functionally full-tolerant element FPT +]. Nauchno-tekhnicheskie vedomosti Sankt-Peterburgskogo gosudarstvennogo politekhnicheskogo universiteta, 2011, no. 1(115), pp. 24 - 31. [In Russ.]
14. Tyurin S.F. Yacheika staticheskoi operativnoipamyati [Cell of static random access memory]. Patent RF, no. 2573226, 2016.
15. Chekmarev S.A. Sposob i sistema in"ektsii oshibok dlya testirovaniya sboeustoichivykh protsessorov bortovykh sistem kos-micheskikh apparatov [Method and system for testing the error injection failures stable processors onboard spacecraft systems]. Vestnik Sibirskogo gosudarstvennogo aerokosmicheskogo universiteta im. akademika M.F. Reshetneva, 2014, no. 4 (56). Available at: http://cyberleninka.ru/article/n/sposob-i-sistema-inektsii-oshibok-dlya-testirovaniya-sboeustoychevyh-protsessorov-bortovyh-sistem-kosmicheskih-apparatov (accessed: 16.12.2015).
16. Tyurin S.F., Zarubskii V.G. Tranzistornoe rezervirovanie v logicheskom elemente FPGA DC LUT [Transistor redundancy in a logical element FPGA DC LUT]. Vestnik Povolzhskogo gosudarstvennogo tekhnologicheskogo universiteta. Seriya: Radio-tekhnicheskie i infokommunikatsionnye sistemy, 2016, no. 2 (30), pp. 75 - 83. [In Russ.]
Поступила в редакцию 20 июля 2016 г.
