Отказоустойчивая ячейка статической памяти с использованием функционально полных толерантных элементов Текст научной статьи по специальности «Компьютерные и информационные науки»

2012

ВЕСТНИК ПЕРМСКОГО УНИВЕРСИТЕТА_________________

Математика. Механика. Информатика Вып. 4(12)

УДК 618

Отказоустойчивая ячейка статической памяти с использованием функционально полных толерантных элементов

С. Ф. Тюрин, А. М. Морозов

Пермский национальный исследовательский политехнический университет Россия, 614600,Пермь, Комсомольский пр., 29

tyurinsergfeo@yandex.ru; +7 952-320-02-510; morozov@alexandr.by; +7 965-569-21-96

Предложено для повышения отказоустойчивости ячейки памяти 8ЯАМ использовать элементы с избыточным базисом - функционально полные толерантные (ФПТ) элементы, обеспечивающие работоспособность в случаях отказов и сбоев соответствующих транзисторов. Описано моделирование стандартной ячейки памяти БИАМ, а затем ее модификации с использованием функционально полных толерантных элементов. Подтверждена работоспособность ячейки памяти при однократных константных отказах (сбоях). Произведено сравнение с отказоустойчивой реализацией в виде троированной ячейки памяти с мажоритарным элементом на выходе, показывающее предпочтительность предложенной ячейки по показателям сложности, быстродействия и вероятности безотказной, бессбойной работы.

Ключевые слова: триггер; ячейка памяти ЗКАМ; отказы и сбои; отказоустойчивость; мажоритирование; вероятность безотказной, бессбойной работы; система схемотехнического моделирования МиЫ'тт.

Введение

В работах [1-2] предложено для создания логических преобразователей отказоустойчивых, адаптируемых к отказам автоматов использовать избыточные базисные элементы - так называемые функционально полные толерантные (ФПТ) элементы. Остаточные (оставшиеся после отказов в заданной модели отказов) базисы обеспечивают при соответствующей реконфигурации схемы реализацию хотя бы части наиболее важных логических функций.

В работах [3-4] показано, каким образом можно обеспечить в ФПТ-элементе сохранение самой исходной функции при отказах и сбоях. Рассмотрим применение такого подхода для обеспечения отказо- и сбое-устойчивости ячеек памяти микросхем, работающих в сложных и специальных условиях эксплуатации.

О Тюрин С. Ф., Морозов А. М., 2012

1. Элемент с избыточным базисом -функционально полный толерантный (ФПТ) элемент

ч

Функционально полные толерантные (ФПТ) элементы [5-6], элементы с избыточным базисом, сохраняющие его при однократных константных отказах входов, а также при замыканиях входов, реализуют бинарные логические (булевы, переключательные) функции (1), (2):

XI Х2 V Хз Х4 (1)

(х\ V Х2 )(хз V Ха) ш (2)

Используем функцию (1), которая реализуется на восьми транзисторах [5]:

С

JE

JE

м

Рис. 1. ФПТ-элемент в виде транзисторной структуры на базе КМОП транзисторов с рип каналами

Проанализируем функции отказов транзисторов в стандартной модели отказов, получим табл. 1 функций отказов.

Таблица 1 показывает, что по первой и последней строке ни один из типов отказов не влияет на реализуемую функцию и это функция инверсии.

То есть функция (3):

XX V XX

(3),

не изменяется при однократных отказах (сбоях). Это не что иное, как учетверенная логика на уровне вентиля (логического элемента) [7].

Таблица 1. Функции отказов транзисторов Т1-Т8 ФПТ-элемента

№ Х4 хз Х2 X1 Z.Z+ Z+ Т1.1 Z+ по Z+ Т2.1 Z+ т2.0 Z+ тЗ.1 Z+ тЗ.О Z+ Т4.1 Z+ т4.0 Z- Z- т5.1 Z- т5.0 Z- тб.1 Z- тб.О Z- Т7.1 Z- т7.0 Z- т8.1 Z- т8.0

0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0

1 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 0 0 1 0 1 0

2 0 0 1 0 1 1 1 1 1 1 0 1 0 0 0 0 0 0 1 0 1 0

3 0 0 1 1 1 1 1 1 1 1 0 1 0 0 0 0 0 0 1 0 1 0

4 0 1 0 0 1 1 0 1 0 1 1 1 1 0 1 0 1 0 0 0

5 0 1 0 1 0 1 0 0 0 1 0 0 0 1 1 0 1 1 1 0 1 1

6 0 1 1 0 0 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 1

7 0 1 1 1 0 0 0 0 0 1 0 0 0 1 1 1 1 1 1 0 1 1

8 1 0 0 0 1 1 0 0 0 1 1 1 1 1 0 1 0 0 0

9 1 0 0 1 0 1 0 0 0 0 0 1 0 1 1 0 1 1 1 1 1 0

10 1 0 1 0 0 0 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 0

11 1 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 0

12 1 1 0 0 1 1 0 0 0 1 1 1 1 1 0 1 0 0 0

13 1 1 0 1 0 1 0 0 0 0 0 0 0 1 1 0 1 1 1 1 1 1

14 1 1 1 0 0 0 0 1 0 0 0 0 0 1 1 1 1 0 1 1 1 1

15 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1

Попробуем использовать такой подход для разработки отказо- и сбоеустойчивого триггера - элемента статической памяти БЛАМ [8].

2. Элемент статической памяти 8ЫАМ и его моделирование

Ячейка памяти БЯАМ [8] состоит из запирающих транзисторов и триггера (рис. 2). Для записи единицы шину " ВЬ" необходимо

подключить к высокому потенциалу, а " ВЬ "

- к земле, затем, подключив шину " \УЬ ", открываем запирающие транзисторы и происходит запись на триггер единицы. Убрав высо-

кий потенциал с шины " 1¥Ь", закроем транзисторы и состояние триггера останется неизменным независимо от потенциалов на шинах

"ВЬ" и "ВЬ".

WL

Рис. 2. Ячейка памяти SRAM

Для записи нуля потребуется подключить шину " BL" к земле, а " BL" - к высокому потенциалу, затем, подключив шину " WL", открываем запирающие транзисторы и происходит запись на триггер нуля.

Для чтения состояния триггера разомкнем ключи S1 и S2, чтобы не замкнуть шины на землю или питание, после чего подадим высокий потенциал на шину " WL".

3. Моделирование ячейки памяти SRAM с триггером на ФПТ-элементах

ФПТ-базис позволяет избежать ошибок при однократных константных отказах. Модифицируем ячейку SRAM, заменив инверторы ФПТ-элементами (рис. 3). Затем в программе Multisim соберем предлагаемую схему на транзисторах (рис. 7). Транзисторы Ql, Q2, Q3, Q4, Q13, Q14, Q15 и Q16 находятся в меню "Place > Select a component > Master database > Transistors > TRANSISTORSVIRTUAL > MOS 3TEP VIRTUAL".

5 & 1

5 &

002

1 & 1

) &

Рис. 3. Ячейка памяти SRAM с триггером на ФПТ-элементах

Транзисторы Q5, Q6, Q7, Q8, Q9, Q10, Ql 1, Q12 находятся в меню "Place > Select а component > Master database > Transistors > TRANSISTORS_VIRTUAL >

MOS_3TEN_VIRTUAL". Транзисторы Q17 и Ql8 находятся в меню "Place > Select a component > Master database > Transistors > TRAN-SISTORSJVIRTUAL >

MOS 4TEN VIRTUAL".

Рис. 4. Режим хранения единицы на триггере из ФПТ-элементов

Ключи М и 15 позволят отключать ши- Проверим схему, записав на триггер

ны от источников питания или земли, чтобы единицу (рис. 4), аналогично тому, как делали

избежать короткого замыкания. Ключи 12, 13 это во втором разделе.

и Л позволяют управлять напряжением на После этого произведем запись нуля

шинах " ВЬ"," ВЬ " и " УКЬ " соответственно. (Рис’ ^

Для чтения состояния триггера видоиз- щим образом: подключим параллельно клю-

меним схему, чтобы избежать ошибок, свя- чам М и .15 ЯС-контур (рис. 6), который вне-

занных с моделированием переходных про- сет задержку при отключении шины от земли

цессов на "виртуальных" элементах, следую- или питания.

Рис. 5. Режим хранения нуля на триггере их ФПТ-элементов

Рис. 6. Режим чтения

Проверим схему на отказоустойчивость этого отключим его от транзистора <317. Пропри однократных константных отказах. Ими- изведем запись единицы (рис. 7), а затем нуля

тируем обрыв затвора на транзисторе <31. Для (рис. 8).

Рис. 7. Хранение единицы при обрыве затвора на транзисторе 01

Рис. 8. Режим хранения нуля при обрыве затвора на транзисторе Ql

Отказы можно смоделировать и для этом не утратится работоспособность ячейки любых других входов ФП'Г-элемента. При памяти БКАМ.

4. Сравнение ячейки памяти на основе ФПТ-элементов и троированной ячейки

Сравним предлагаемую схему с троированной ячейкой и мажоритарной схемой на выходе радиационно стойкой ПЛИС фирмы

Ас1е1 [9]. Мажоритирование требует 4x3+2 =14 транзисторов (2 - это "боковые" транзисторы записи-считывания). Схема мажорити-рования, т. е. реализации функции:

аЬ\/ ас\/ Ьс.

(4)

Т = 2{первый триггер) +

+2{второй триггер) = 4т.

(8)

Предлагаемая схема БКАМ-ФПТ позволяет парировать сбои в одном транзисторе в верхней и в нижней частях схемы каждого ФПТ - рис. 1 (без учета сбоев 2 транзисторов записи, считывания).

Сравним два варианта реализации триггеров по вероятности безотказной работы без учёта "боковых" транзисторов, вероятность безотказной работы которых предполагается одинаковой для двух вариантов. Зададим Аотктр ~ интенсивность отказов транзисторов,

А

'сбтр

интенсивность сбоев транзисторов.

Тогда для троированной схемы с одним мажоритаром, где допускается один отказ од-

ного транзистора в самой ячейке памяти либо в мажоритаре. с учетом того, что троированная схема (Р - вероятность безотказной работы данного канала) имеет вероятность безотказной работы[7]:

Р7 =3р2 -2рг

Тогда:

Рп=(Зе-2'2* -2е-зпл,)-е-'4Х‘

Аотктр Асбтр

(9) , (Ю)

где а ,Ь, с - выходы трех ячеек, требует в лучшем случае 12 транзисторов инверсного ма-жоритара (подобные имеются в библиотеках базовых матричных кристаллов - БМК[ 10]) и

2 транзисторов для выходного инвертора.

Итого сложность известного решения:

£ = 2 + 3x4 +14 = 28транзисторов. (5)

Задержка (без "боковых" транзисторов)

У г = ¡(первый триггер) +

+1 {второй триггер) + 2(мажоритар) +

+\{инвертор) - 5т, (6)

где т - задержка транзистора.

Предлагаемый вариант: два ФПТ-

элемента + 2 - "боковые" транзисторы записи-считывания

Хфлг = 16 + 2 = 18 транзисторов. (7)

Задержка (также без "боковых" транзисторов)

где

-\4/1

- вероятность безотказной работы ма-жоритара.

Для триггера на ФПТ-элементах:

РФПТ=е~'6*+ 16е~15М(1-е-А>) +

+96е~'ЛЛл (1 - ем У + 64е~им (1-е~му +

-Л1 \2 ,

+64е-:2Л1(1-е-"У ,

А1 \4

(11)

Выражение (11) учитывает вероятность отсутствия отказов и сбоев транзисторов:

е-16^. (12)

Отказ двух транзисторов в 4 частях схемы (в верхней части - подключения "+", в нижней - подключения "0 вольт" в двух инверторах С: = 6 - вариантов.

(14)

6 - 4 ■ 4е~]4л(1 -е~/а)

Отказ трех транзисторов — 4 варианта:

4 • 4 ■ 4 • 4 ■ е~пм(\ - е~лу.

\3

(15)

Наконец, допускается отказ 4 транзисторов - по одному в верхней части - подключения "+", и в нижней - подключения "0 вольт" в каждом инверторе - всего один вариант:

(16)

4-4-4-4-е-ыл(1-04.

б)

Рис. 9. Сравнительный анализ вероятности безотказной работы троированного триггера на мажоритарных элементах (РТТ) и триггера на ФПТ-элементах (Рфпт):

-7 .

Ктктр = 1СГ

б) Я =10'

J отктр

-10

В случае троирования транзисторов записи и считывания получим

]^п + зс = 28 + 4 = 32 транзистора. (17)

С учетом задержек этих транзисторов получим

717Т + зс = 5т + 1т = 6т, (18)

где г- задержка транзистора.

Предлагаемый вариант в этом случае предполагает "учетверение" транзисторов записи и считывания:

+ зс = 18 + 6 = 24 транзистора. (19)

С учетом задержек этих транзисторов (2т) получим

Тфпг + зс = 4х + 2т = 6т’ (2°)

что эквивалентно троированной схеме, но с меньшей сложностью.

В табл. 2 приведены показатели сравнения двух вариантов реализации сбоеустойчивых элементов памяти.

Таблица 2. Сравнение вариантов реализации сбоеустойчивых элементов памяти

Вариант реализации ЭР^АМ Аппаратные затраты в транзисторах Задержка в транзисторах

без резервирования транзисторов записи считывания с резервированием транзисторов записи считывания без резервирования транзисторов записи считывания с резервированием транзисторов записи считывания

1. Троированный триггер с мажоритарной схемой. 28 32(троирование) 5т 6т

2. ЭИДМ на ФПТ-элементах. 18 24 ("учетверение") 4т 6т

И Троированный триггере мажоритарной схемой

0 Триггер наФГГГ элементах

1 2

Рис. 10. Гистограмма сравнения двух реализаций отказоустойчивых ячеек памяти БЯАМ (1 - аппаратные затраты в транзисторах, 2 — задержка в транзисторах)

Заключение

Таким образом, предложенное для повышения отказоустойчивости ячейки памяти 8ІІАМ решение использовать элементы с избыточным базисом - функционально полные

толерантные (ФПТ) элементы является предпочтительным по сравнению с известным вариантом троирования.

Моделирование предлагаемой ячейки памяти SRAM-ФПТ подтверждает работоспособность при однократных константных отказах (сбоях).

Сравнение с показателями известной ячейки радиационно стойкой ПЛИС фирмы Actel показывает предпочтительность предложенной ячейки по показателям сложности, быстродействия и вероятности безотказной, бессбойной работы.

Предлагаемая ячейка статической памяти SRAM-ФПТ рекомендуется к использованию в отказоустойчивых конфигурируемых ячейках памяти программируемых логических интегральных схем (ПЛИС), например типа FPGA (field-programmable gate array).

Список литературы

1. Тюрин С.Ф. Функционально полные толерантные булевы функции // Наука и технология в России. 1998. № 4. С.7-10.

2.Тюрин С.Ф. Проблема сохранения функциональной полноты булевых функций при "отказах" аргументов // Автоматика и телемеханика 1999. № 9. С.176-186.

3. Tyiirin S., Kharchenko V. Redundant Basises for Critical Systems and Infrastructures: General Approach and Variants of Implementa-tionProceedings of the 1st Intrenational Workshop on Critical Infrastructures Safety and Security. Kirovograd, 2011. Vol. 2. P.300-307.

4. Тюрин С.Ф., Громов O.A., Греков A.B. Функционально полный толерантный элемент ФПТ+ // Научно-технические ведомости С,-Петерб. гос. политехи, ун-та. 2011. №1(115).

С. 24-31.

5. Тюрин С.Ф., Громов О.А., Греков А.В. Функционально-полный толерантный элемент.

Патент РФ № 2449469, опубл. 27.04.2012.

Бюл. № 12.

6.Тюрин С.Ф., Громов О.А, Функционально полный толерантный элемент. Патент РФ №

2438234, опубл. 27.12.2011. Бюл. № 36.

Fault tolerance static random-access memory using functionally complete tolerant elements

S. F. Tjurin, A. M. Morozov

Perm National Research Polytechnic University, Russia, 614990, Perm, Komsomolsky Av., 29

tyurinsergfeo@yandex.ru; +7 952-320-02-510

morozov@aIexandr.by; +7 965-569-21-96

To raise the fault tolerance of the SRAM location elements with the excess basis - functionally complete tolerant elements which provide the location with operability in case of failure of the transistors in other words, are used. Modeling of SRAM location is described first. Then its modification using functionally complete tolerant elements is represented. The operability of the location in case of single constant failures is asserted.

The comparison with the resilient implementation which is presented as a triplicating location with the output majority gate is carried out. This demonstrates that the SRAM location with functionally complete tolerant elements is more preferable in terms of the complexity factor, speed capability and the possibility of no-failure work.

Key words: trigger; SRAM location; faults and failures; fault tolerance; majorization; the possibility of по-failure work; the system of circuit simulation Multisim.

I.Иьхуду К. Надежность, контроль и диагностика вычислительных машин и систем. М.: Высшая школа, 1989. 219 с.

8.6Т SRAM Ceil.URL: http://www.iue.tuwien. ac,at/phd/entner/node34.html (дата обращения^. 10.12).

9.ПЛИС Actel - основа при реализации "SoC"

бортовой аппаратуры [Электронный ресурс]. URL: http://www.spigl.wordpress.

com/2009/09/l 6/плис/ (дата обращения:

20.10.12).

10. Степченков Ю.А., Дьяченко Ю.Г., Грин-фельд Ф.И и др. Библиотека самосинхрон-ных элементов для технологии БМК // Проблемы разработки перспективных микроэлектронных систем. 2006: сб. науч. тр. / под общ. ред. А.Л.Стемпковского. М.: ИППМ РАН, 2006. С. 259-264.

II. Сайт разработчика National Instruments // http://www.ni.com/multisim/

12. Учебник по Multisim - Transient Analysis. URL: http://jeka91 lxs.narod.ru/analiz5.html

13. National Instruments - Error: Time Step Too Small in Multisim. URL: http: //digital.ni.com/ public, nsf/allkb/4B99B2CD6C0C3B6A 86257 205005D58E0 (дата обращения: 30.10.12).