CC BY
160
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. S.B. Akers, J.M. Geyer and D.L. Roberts IC Mask Layout with a Single Conductor Layer // Proceedings of 7th Design Automation Workshop, pages 7-16,1970.
2. M.Y. Hsueh and D.O. Pederson Computer-Aided Layout of LSI Circuit Building-Block // Ph.D. thesis, University of California at Berkeley, December, 1979.
3. C.W. Carpenter and M. Horowitz, Generating Incremental VLSI Compaction Spacing Constraints, Proceedings of the 24th ACM/IEEE Design Automation Conference, pp. 291297, IEEE Computer Society Press, June 1987.
УДК 621.03
E.B. Нужное, A.A. Полупанов ОСОБЕННОСТИ И ВОЗМОЖНОСТИ АВТОМАТИЗИРОВАННОГО ПРОЕКТИРОВАНИЯ ПЛИС РАЗЛИЧНОЙ АРХИТЕКТУРЫ*
.
(ПЛИС) наибольший спрос сегодня имеют кристаллы Field Programmable Gate Array (FPGA) и комплексные программируемые логические устройства (Complex Programmable Logic Device, CPLD). ПЛИС состоит из матрицы блоков
, -.
блоки и связи даже в режимах эксплуатации своего устройства без ограничения
.
, , , трансиверы и даже микропроцессоры, которые пользователь может подключать для решения своих задач с помощью программируемых соединений внут-
.
В настоящее время, ведущим мировым производителем ПЛИС является фирма Xilinx, которая предлагает пользователям множество семейств своих устройств [1, 2]. Рассмотрим особенности некоторых семейств ПЛИС, предлагае-Xilinx.
CPLD семейства XC9500. Семейство XC9500 имеет структуру CPLD, которая напоминает структуру EPLD - (Erasable Programmable Logic Device) - основу их составляют макроячейки PAL-типа (рис. 1, где PLA -Programmable Logic Array; PAL Programmable Array Logic), позволяющие получать логические функции многих переменных с ограниченным числом термов.
Микросхемы этого типа могут быть использованы для создания нестандартных АЛУ, дешифраторов, мультиплексоров и т.д., где требуется логические функции многих переменных и небольшое число триггеров.
Микросхемы семейства XC9500 могут использоваться в крупносерийной аппаратуре, а также в системах, где требуется перепрограммирование «на ходу». Для программирования микросхем семейства XC9500 не требуется программатор. Перепрограммирование осуществляется сигналами от элементов с напряжением питания 5 В через специальные выводы микросхемы (JTAG-порт) в той же системе,
* Работа выполнена при поддержке: РФФИ (гранты № 05-08-18115, № 08-01-00473), РНП 2.1.2.3193, РНП 2.1.2.2238.
где и применяется данная ПЛИС. Минимальное число циклов перепрограммирования микросхем превышает 10000. Записанная конфигурация может сохраняться более 20 лет.
РЬА-матрнца РАЬ-матрица
Входы Входы
Рис. 1. Примеры PLA-мampuцы и PAL-мampщы
Основными особенностями семейства являются:
♦ высокая производительность:
■ задержка от входа до выхода по всем выводам до 5 не;
■ частота работы 16-р^рядного счетчика до 125 МГц;
♦ широкий диапазон выбора ми кросхем по степени интеграции:
■ 36-288 макроячеек, или 800-6400 вентилей;
♦ возможность перепрограммирования с напряжением питания 5 В:
■ не менее 10000 циклов запись/стирание;
■ программирование/стирание в полном коммерческом диапазоне напряжения питания и температур;
♦ расширенные возможности закре пления выводов перед трассировкой;
♦ наличие гибкого функционального блока 36У18:
■ любая из 18 макроячеек этого функционального блока может выполнять логическую функцию 36 переменных 1-90 термов;
■ глобальные и программируемые тактовые сигналы, сигнал «р^реше-ние выхода», сигналы установки и сброса триггера;
♦
;
♦ управление задержкой сигнала по любому из выходов;
♦ возможность назначения пользователем «общего» вывода;
♦ расширенная возможность з ащиты схемы от копирования;
♦ мощный выход (24 мА) с возможностью работы при питании выходных каскадов от напряжения 3,3 В или 5 В;
♦ полная поддержка периферийного сканирования в соответствии со стандартом 1ЕЕЕ Бга 1149.1 (ГГАв);
♦ производятся по технологии КМОП 5 В РаБИаБИ;
♦
ХС9500.
В состав семейства ХС9500 входят шесть микросхем ёмкостью 36-288 макроячеек (что составляет 800-6400 вентилей; соответственно), выполненные в различных корпусах. Все микросхемы семейства ХС9500 совместимы по контактам, что
обеспечивает возможность лёгкого перехода от одной микросхемы к другой в том .
Для производства микросхем семейства CPLD используется усовершенствованная КМОП технология - FastFlash, которая была специально разработана для производства ПЛИС с архитектурой CPLD. Технология FastFlash обеспечивает высокое быстродействие, быстрое программирование и более 10 000 циклов запись/стирание. Разработка проекта поддерживается универсальным пакетом программного обеспечения (ПО) Xilinx Foundation Series, поддерживающего все ПЛИС Xilinx, а также специализированным бесплатным ПО WebPack, доступным через Интернет [3].
Особенности ПЛИС CPLD семейства XPLA3. Семейство ПЛИС eXtended PLA (XPLA) XPLA3 является дальнейшим развитием серии микросхем CoolRunner. Микросхемы семейства XPLA3 предназначены для использования в системах с низким потреблением тока, которые включают мобильные, карманные, и чувствительные к энергопотреблению устройства. Каждый кристалл семейства XPLA3 производится с использованием технологии Fast Zero Power (FZP). Технология FZP позволяет производить кристаллы с задержкой распространения «контакт-контакт» до 5 не и потреблением менее 100 мкА в статике, без использования дополнительных схем перевода в малое потребление. Такое низкое потребление ( 100 , CPLD ) -
словлено применением методики, основанной полностью на КМОП принципах. В отличие от всех других CPLD, где используются методы усилителя считывания для реализации логических произведений (которые применяются со времён биполярных технологий), в CPLD серии CoolRunner применяются каскадные цепи КМОП вентилей. Потребление тока в динамике для микросхем серии CoolRunner также значительно ниже (в 3-4 раза), чем всех остальных ПЛИС с архитектурой CPLD.
XPLA3 -
щью пакета ПО WebPack [3]. Пакет включает в себя программы схемного и текстового (на языках Abel, VHDL) ввода, программу верификации, трассировки и программирования. Разработка осуществляется на компьютере или рабочей станции.
XPLA3 -
- -жением питания 3.3 В через специальные выводы микросхемы (JTAG-порт) в той же системе, где применяется данная ПЛИС. JTAG (Joint Test Action Group) - специализированный аппаратный интерфейс, разработанный для тестирования цифровых процессоров (стандарт IEEE 1149.1). Минимальное число циклов перепро-
1000.
более 20 лет. Программирование и перепрограммирование, помимо программирования/перепрограммирования в системе, может также осуществляться программаторами производителей Data I/O, BP Microsystems, SMS и других.
В состав семейства XPLA3 входят шесть микросхем, ёмкостью 32-512 макроячеек (что составляет 800-12800 логических вентилей, соответственно) в различ-. XPLA3 ,
обеспечивает возможность лёгкого перехода от одной микросхемы к другой в том .
Основными особенностями семейства являются:
♦ напряжение питания ядра кристалла составляет 3.3 В;
♦ FZP и высокое быстродействие;
♦ XPLA3
гибкость при реализации проекта пользователя;
♦ технология производства 0.35 мкм EEROM КМОП:
■ не менее 1000 циклов запись/стирание;
■ время сохранности записанной информации не менее 20 лет;
♦
3.3 В, используя интерфейс JTAG IEEE 1149.1;
♦ ультранизкое потребление в статике (менее 100 мкА);
♦
сигналов внутри кристалла;
♦ возможность асинхронного тактирования элементов схемы:
20 ;
4 ;
♦ расширенные возможности закре пления выводов перед трассировкой;
♦ совместимость блоков ввода-вывода с 5-ти вольтовой логикой;
♦ время установки данных на входы входных регистров кристалла 1,7 не;
♦ задержка от входа до выхода по всем выводам до 5 не;
♦ программируемая задержка на каждый выход;
♦ расширенная возможность защиты схемы от копирования;
♦ поддержка функции hot-plugging;
♦ проектирование осуществляется универсальными (р^личных фирм) и
специализированными (фирмы Xilinx) САПР;
♦ четыре сигнала разрешения вывода на каждый функциональный блок;
♦ асинхронное тактирование макроячеек;
♦ асинхрон ный сброс/предустановка триггера макроячейки;
♦ сигнал разрешения тактиро вания в каждой макроячейке;
♦ выпускаются в коммерческом и промышленном исполнении;
♦ совместимы по выводам с кристаллами других семейств серии CoolRunner.
Особенности ПЛИС FPGA семейства Virtex. Семейство FPGA Virtex позволяет реализовать высокопроизводительные цифровые устройства большой логической емкости на одном кристалле. Резкое увеличение эффективности реализаций достигнуто благодаря новой архитектуре, более эффективной для размещения и трассировки элементов, а также производству кристаллов на основе процесса
0.22 5 .
Virtex - . -
Virtex , -
стью (табл.). В таблице: КЛБ - конфигурируемый логический блок, LUT - Look-Up Table - (много)входовая таблица преобразования.
Таблица
Основные характеристики микросхем семейства Virtex _________________
Тип микросхемы Системные вентили Матрица КЛБ Число логиче- - ек Макс. число входов/ выходов Блочная память, Бит Память на базе LUT, Бит
XCV50 57906 16x24 1728 180 32768 24576
XCV100 108904 20x30 2700 180 40960 38400
XCV150 164674 24x36 3888 260 49152 55296
XCV200 236666 28x42 5292 284 57344 75264
XCV300 322970 32x48 6912 316 65536 98304
XCV400 468252 40x60 10800 404 81920 153600
XCV600 661111 48x72 15552 512 98304 221184
XCV800 888439 56x84 21168 512 114688 301056
XCV1000 1124022 64x96 27648 512 131072 393216
Основными особенностями семейства являются:
♦ высокопроизводительные, большой ёмкости, программируемые пользователем логические интегральные схемы с архитектурой FPGA:
■ емкость от 50К до 1М системных вентилей;
■ системная производительность до 200 МГ ц;
■ совместимы с шиной PCI 66 МГЦ;
■ поддерживают функцию Hot-swap для Compact PCI;
♦ поддержка большинства стандартов ввода/вывода (технология SelectIO -упрощённая разводка платы при реализации высокоскоростного интерфейса к внешней памяти):
■ 16 высокопроизводительных стандартов ввода - вывода;
■ прямое подключение к ZBTRAM-устройствам с памятью произвольного доступа (Random Access Memory). ZBTRAM (ZBT - Zero Bus
Turnaround RAM) - это синхронная статическая память, которой не
требуется лишний такт при переходе от чтения к записи и наоборот,
вызванный переключением направления передачи данных по шине.
♦ встроенные цепи управления тактированием:
■ четыре встроенных модуля автоподстройки задержек (delay-locked loop, DLL) для расширенного управления тактовыми сигналами как
, ;
■ четыре глобальных сети распределения тактовых сигналов с малыми разбегами фронтов, плюс 24 локальные тактовые сети;
♦ иерархическая система элементов памяти:
■ на базе 4-входовых таблиц преобразования (4-LUT) конфигурируе-
16- RAM, 16- -
RAM, 16- ;
■ встроенная блочная память, каждый блок конфигурируется как син-
RAM 4 ;
RAM;
♦ гибкая архитектура с балансом быстродействия и плотности упаковки ло-
:
■ специальная логика ускоренного переноса для высокоскоростных
;
■ специальная поддержка умножителей;
■ каскадируемые цепочки для функций с большим количеством вхо-
;
■ многочисленные регистры/защёлки с разрешением тактирования и синхронные/асинхронные цепи установки и сброса;
■ внутренние шины с тремя состояниями;
■ логика периферийного сканирования в соответствии со стандартом IEEE1149.1;
■ датчик температуры кристалла;
♦
FoundationTM и Alliance Series, работающего на компьютере или рабо;
♦ конфигурация кристалла хранится во внешнем ПЗУ, и загружается в кристалл после включения питания автоматически или принудительно:
■ неограниченное число циклов загрузки;
■ четыре режима загрузки;
♦ производятся по технологии 0.22 мкм КМОП с 5-ти слойной металлизацией на основе статического ОЗУ;
♦ 100% фабричное тестирование.
Virtex
Xilinx Foundation / Xilinx Alliance. :
проекта, размещение на кристалле и верификацию. Для ввода проекта могут при-
Aldec, Cadence, Exemplar,
Simplicity, Mentor Graphics Synopsys. -
зуются специализированные под архитектуру САПР, выпускаемые только фирмой Xilinx.
Xilinx -
Xilinx Design Manager (XDM),
,
. XDM , -
,
(On-line Help). ,
схемы (Schematic Capture), до размещения и трассировки (Placement and Routing),
XDM. , -
ность обрабатывающих процессов, генерируется до начала их исполнения и запоминается для последующего документирования. Расширенные возможности ПО
VIRTEX. ,
(Relationally Placed Macros, RPMs), информация о принудительной взаимной ориентации составных частей элементов , -сталле. Они помогают обеспечить оптимальное выполнение стандартных логиче-.
Среда проектирования поддерживает ввод иерархических проектов, в которых схемы верхнего уровня содержат основные функциональные блоки, в то время как системы нижнего уровня определяют логические функции этих блоков. Данные элементы иерархического проекта автоматически объединяются соответствующими средствами на этапе размещения на кристалле. При иерархической реализации могут объединяться различные средства ввода проекта, давая возможность каждую из частей вводить наиболее подходящим для неё методом.
, ,
FPGA, Virtex ,
определяющим новые стандарты в производстве программируемой логики. Сочетая большое разнообразие новых системных свойств, иерархию высокоскоростных и гибких трассировочных ресурсов с передовой технологией изготовления «крем», Virtex -
зации быстродействующих цифровых устройств большой логической ёмкости при значительном снижении времени разработки.
В заключении следует отметить, что на кафедре САПР Таганрогского технологического института Южного федерального университета разработан новый учебный план подготовки высококвалифицированных специалистов, владеющих современными промышленными САПР ведущих компаний-р^работчиков. Одной
« ». связи знание передовых технологий и разработок в области ПЛИС, рассмотренных в настоящей статье, является важным. Материал статьи отражает особенности и возможности автоматизированного проектирования наиболее популярных се-Xilinx , ,
.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Краткое техническое описание, 2001. - http://epu.ref.nstu.ru/files/downloads/softndocs/ Xilinx/D 1 /xilinx/ sw_doc/pdf/.
2. Комухаев Э. Новые микросхемы семейств FPGA, ASIC, ASSP. Chip News №10(93), 2004.
- C.32-36.
3. ISE WebPACK Software, 2008. - http://www.xilinx.com/ise/logic design prod/ web-pack.htm.
УДК 658.512.2.011.5
H.K. Лисяк ПРОГРАММНЫЕ ПРОДУКТЫ ПРОЕКТИРОВАНИЯ ЭЛЕКТРОННЫХ УСТРОЙСТВ НА БАЗЕ ПЛИС*
Значительным стимулом для прогресса автоматизации проектирования в электронике (ECAD - Electronics Computer Aided Design) стали разработка и разви-, . время на рынке интеллектуальных технологий имеется большое число программ
, , -
дит весьма динамично.
Системы ЕСАВ создавались и совершенствовались параллельно с прогрессом микроэлектроники. В электронике наиболее наукоемкими процедурами, насыщенными сложным математическим обеспечением, являются процедуры проектирова-. , , ,
, -
, .
Формализация процедур структурного синтеза в общем случае затруднитель-, -
,
[1]. Характерные особенности технологии изготовления и проектирования имеют микропроцессоры и схемы памяти, заказные и полузаказные СБИС, в том числе, программируемые логические интегральные схемы (ПЛИС). Эти особенности обусловливают различия в методах проектирования схем и требуют их отражения в применяемом математическом и программном обеспечении ECAD.
В качестве ПЛИС широко используют программируемые логические схемы CPLD (Complex Programmable Logic Device) программируемые логические схемы и программируемые вентильные матрицы FPGA (Complex Programmable Logic Device). В случае использования CPLD для отражения структуры конкретной схемы в инвариантном по отношению к приложению множестве функциональных ячеек требуется выполнить заключительные технологические операции металлизации. В случае схемы FPGA программатор, согласно заданной программе, просто расплавляет имеющиеся перемычки или, наоборот, их создает, локально ликвидируя тонкий изолирующий слой. Следовательно, при использовании CPLD и FPGA необходимо с помощью САПР выбрать систему связей между ячейками программируемого прибора в соответствии с реализуемыми в схеме алгоритмами и синтезировать программы управления программатором или заключительной операцией ме-
* Работа выполнена при поддержке: РФФИ (грант № 08-01-00473), РНП 2.1.2.3193, РНП 2.1.2.2238, г/б № Т.12.8.08.
