CC BY
44
11.Белов В.М. и др. Расчет точностных параметров сельскохозяйственной техники. М.: МИИСП, 1989. 125 с.
12.Вергазова Ю.Г. Расчет технологических натягов // Символ науки. 2015. №8. С. 43-45.
13.Белов В.М. и др. Метрология, стандартизация, квалиметрия. Метрология. М.: МГАУ, 1997. 109 с.
© О.А. Леонов, 2015
УДК 004
Масюков Илья Игоревич
Студент ЮЗГУ Борзов Дмитрий Борисович
к.т.н., доцент ЮЗГУ г. Курск, РФ Е-mail: Ilmas46ru@gmail.com
ОРГАНИЗАЦИЯ МИКРОПРОЦЕССОРНОГО АКСЕЛЕРАТОРА ПЛАНИРОВАНИЯ
КОНФИГУРАЦИИ ПЛИС
Аннотация
В данной статье рассмотрена структурная схема разрабатываемого устройства планирования конфигурации ПЛИС, позволяющего снизить коммутационную задержку между блоками ПЛИС, благодаря уменьшению длинны связей между блоками.
Ключевые слова
ПЛИС, отказоустойчивая система, акселератор, модуль.
В настоящее время актуальной является проблема отказоустойчивых систем. Такие системы получили широкое распространение во всех отраслях современной жизни, начиная от промышленности, заканчивая военной отраслью. Реконфигурируемая система позволяет избежать выхода оборудования из строя путем обхода вышедшего из строя элемента или его замена дубликатом из резервной области [1].
С одной стороны, проблема отказоустойчивых систем на данный момент решена на программном уровне, но зачастую производительности такого подхода не достаточно для обеспечения необходимого уровня отказоустойчивости систем высокой готовности (системы бортовой авиации, слежения, прогнозирования и т.п.).
Решением данной проблемы является создание отказоустойчивой системы на аппаратном уровне. Такой подход обеспечит максимальную производительность и сможет обеспечить необходимый уровень отказоустойчивости. У такого подхода есть, конечно, ряд недостатков: увеличение габаритов устройства, веса, потребляемой мощности. В данной статье представлена структурная организация микропроцессорного акселератора планирования конфигурации ПЛИС, который позволит изменять внутреннюю структуру устройства таким образом, что длина связей между различными внутренними модулями ПЛИС становится наименьшей. Это позволяет сократить коммутационные задержки в системе, тем самым повысив ее производительность.
Акселератор планирования топологии ПЛИС представляет собой аппаратный акселератор на базе микропроцессорного контроллера и функционирует на основе методики поиска и расстановки вершин по следующим критериям [2]:
1) Модули, имеющие наибольшее количество смежностей у имеет минимальное расстояние о до смежных модулей
международный научный журнал «символ науки»
№10/2015
ISSN 2410-700Х
(1)
2) Смежные модули с наибольшим количеством одинаковых инцидентных ребер X должны располагаться таким образом, чтобы выполнялось условие 2 [ Я —» шах
<7—И
(2)
Со стороны ведущей ЭВМ в акселератор передаются следующий данные:
• Матрица смежности модулей, соответствующая исходной конфигурации;
В контроллере реализованы следующие шаги алгоритма:
• Преобразует МСМ в ГСМ;
• Осуществляет контроль за последовательностью работы блоков;
• Принятие решения о окончании алгоритма.
На аппаратный уровень акселератора вынесены операции, требующие больших временных затрат, а именно поиск вершин с максимальным количеством смежностей, поиск вершины с максимальной инцидентностью по выражению и переборная задача поиска положения вершины удовлетворяя заданным критериям[2]. Для решения этих задач используются отдельные модули, входящие в блок планирования конфигурации ПЛИС (БПКПЛИС).
Результатом работы БПКПЛИС является матрица смежности модулей, соответствующей близкому к оптимальной конфигурации в анализируемой ПЛИС.
Для подключения блока БПКПЛИС к контроллеру используется порт параллельного интерфейса типа LPT (Line PrinTer - построчный принтер). С внешней стороны порт имеет 8-битную шину данных, 5-битную шину сигналов состояния и 4-битную шину управляющих сигналов, выведенные на разъем-розетку DB-25S [3, с. 17].
Структурная схема акселератора планирования топологии ПЛИС (ПТП) представлена на рисунке 1.
Рисунок 1 - Акселератор планирования топологии ПЛИС
На рисунке 1 приняты следующие обозначения блоков и узлов: БПКПЛИС - блок планирования конфигурации ПЛИС, МП - микропроцессор, ОП - оперативная память, КПДП - контроллер прямого доступа в память, П-порт - последовательный порт, ПР-порт - параллельный порт, ГСМ - граф смежности модулей, БПМС - блок поиска максимальной смежности, БПМИ - блок поиска максимальной
инцидентности, БПЗС - блок поиска смежности с установленными вершинами, БПЗС - блок поиска смежности с заданной вершиной, БПП - блок поисковых перестановок.
МП контроллера работает в соответствии с программой, записанной в ОП, преобразует исходный вариант матрицы смежности модулей (МСМ) в граф смежности модулей и передает его в блок БПТПЛИС. В этом случае необходим оперативный поиск нового варианта топологии, т.е. переразмещение подпрограмм, соответствующих решаемой в ПЛИС подпрограмме.
Блок планирования топологии ПЛИС функционирует следующим образом. В соответствии с алгоритмом планирования размещения подпрограмм в ПЛИС[2], для составления плана топологии ПЛИС необходимо выполнить 5 основных задачи, к которым относится:
1) поиск вершин с максимальным количеством смежностей. Эту задачу выполняет блок БПМС;
2) поиск вершины с максимальной инцидентностью. Эту задачу выполняет блок БПМИ;
3) поиск смежности заданной вершины с уже установленными. Эту задачу выполняет блок БПУС;
4) поиск смежных вершин с заданной. Это выполняется блоком БПЗС;
5) выполнение поисковых перестановок с последующим вычислением достигнутого эффекта. Это выполняется блоком БПП.
Устройство управления (УУ) необходимо для организации в блоках режимов загрузки исходных данных, вычисления и выдачи результатов. Оно выдает управляющие сигналы, обозначенные как множество микроопераций (МО). УУ связано непосредственно с параллельным портом, выставляя высокий или низкий уровень на линиях, связанных с регистром Status, и принимает сигнал с линий, связанных с регистром Control параллельного порта.
По окончании работы блок БПТПЛИС передает с помощью УУ и параллельного порта (ПР-порт) полученную МСМ для дальнейшего анализа в микропроцессоре МЦ. В случае необходимости операция может быть повторена при запросе от микропроцессора и главной (ведущей) машины.
В дальнейшем на базе разработанной структурной схемы акселератора планирования конфигурации ПЛИС будет разработана функциональная схема устройства. Список использованной литературы:
1. В. В. Воеводин, Вл. В. Воеводин. Параллельные вычисления. БХВ-Петербург 2004 г
2. Масюков И. И., Борзов Д. Б. «Математическое описание задачи планирования размещения программ в системах на кристалле», - Научно-технической конференции «машиностроение и техносфера XXI века», 16-21 сентября 2013 года, г. Севастополь.
3. Гук М. Аппаратные интерфейсы ПК. - СПб.: Питер, 2003.- 528 с.
© И. И. Масюков, Д. Б. Борзов, 2015
УДК 004.75
Миняев Андрей Александрович
канд. техн. наук г. Орел, РФ e-mail: minyaev@mail.ru Морковин Сергей Владимирович
г. Орел, РФ e-mail: msw-c@ya.ru
РАЗРАБОТКА И РЕАЛИЗАЦИЯ АЛГОРИТМА ПАРАЛЛЕЛЬНОЙ ОБРАБОТКИ ДАННЫХ
ЯДРОМ SNORT
Аннотация
В статье рассматриваются вопросы разработки программно-аппаратного средства обнаружения и
