CC BY
152
множестве вычислительных модулей, либо влиять на него, если необходимо, задавая в программе соответствующие сложные ссылки, связи с ресурсами, коэффициенты дублирования объектов и режим «холодного» (по умолчанию) или «горячего» дублирования. Операционная система МДА очень проста, часть ее функций, таких как распределение памяти или запуск объектов на выполнение выполняются на аппаратном или микропрограммном уровне, а интерфейсные функции (взаимодействие с пользователями, утилиты и т. п.) выполняются такими же сетевыми программами, как и прикладные, единственное отличие заключается в том, что программы операционной системы имеют приоритет, позволяющий им работать с защищенными областями памяти, т. е. иметь доступ к объектам с абстрактной адресацией.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Торгашев В.А., Царев И.В. Средства организации параллельных вычислений и программирования в мультипроцессорах с динамической архитектурой. // Программирование -2001. №4. Новосибирск. С. 53-68.
2. Дашевский В.П., Царев И.В. Управление вычислениями в распределенной системе с динамической архитектурой при решении задач искусственного интеллекта. // Искусственный интеллект - 2001. №3. Донецк: «Наука Г освгга». С. 183-190.
3. Царев И.В. Языковые средства и функции операционной системы в мультипроцессорах с динамической архитектурой. // Искусственный интеллект - 2003. №4. Донецьк: «Наука Г освгга». С. 66-73.
4. Царев И.В. Программные и апаратные средства коммуникации в мультипроцессорах с динамической архитектурой. // Интеллектуальные и многопроцессорные системы. Материалы Международной научно-технической конференции. Т.1. Таганрог - Донецк: Изд-во ТРТУ, 2004. С. 89-92.
Н.А.Лукин
ОПТИМИЗАЦИОННЫЙ СИНТЕЗ АРХИТЕКТУР ФУНКЦИОНАЛЬНО-ОРИЕНТИРОВАННЫХ ПРОЦЕСОРОВ ДЛЯ БЕСПЛАТФОРМЕННЫХ ИНЕРЦИАЛЬНЫХ НАВИГАЦИОННЫХ СИСТЕМ
Одной из основных тенденций развития навигационных систем (НС) является переход к децентрализации обработки данных в условиях уменьшения габаритномассовых характеристик. Децентрализация естественным образом приводит к параллельной обработке информации на уровне системы и, что менее очевидно, непосредственно связана с появлением функционально-ориентированных процессоров (ФОП) в автономных контурах НС [1]. Необходимость дальнейшего наращивания производительности вычислительных средств НС в условиях продолжающегося уменьшения масс и объемов аппаратуры приводит к необходимости повышения эффективности обработки данных уже на уровне ФОП. В рамках одной технологии изготовления микроэлектронных компонентов (например, КМОП СБИС) это означает реализацию одного из трех возможных направлений - повышение тактовой частоты работы элементов, параллельную обработку данных или увеличение производительности за счет специализации архитектуры ФОП. Как уже неоднократно отмечалось [2, 3], первые два направления имеют хоть и различные, но все же существенные ограничения - это потребляемая мощность и связность информационного графа алгоритма. Третье же направление сравнительно мало разработано, хотя еще в 60-х и отчасти в 70-х годах бортовые ЦВМ
довольно часто были специализированными именно в части архитектуры. Это делает актуальным проведение исследований принципов построения архитектур ФОП.
Бесплатформенные инерциальные навигационные системы (БИНС) являются одним из ключевых компонентов бортовых систем управления подвижными объектами. В настоящее время происходит динамичное развитие БИНС различного назначения, как автономных, так и в составе интегрированных систем, при этом одной из основных тенденций является увеличение частоты решения задач при сохранении (увеличении) точности. Как правило, габаритно-массовые и энергетические ограничения при этом остаются прежними или даже становятся более жесткими. Такая постановка в настоящее время характерна для объектов типа космических аппаратов дальнего и сверхдальнего задействования, высокоманевренных объектов ракетной техники и т.д. Но в перспективе следует ожидать стремительного развития инерциальных технологий не только для различных видов транспорта и техники двойного назначения, но и для систем индивидуального использования, например сверхминиатюрных БИНС, интегрированных со средствами спутниковой навигации (GPS) и встроенных в мобильные беспроводные системы определения местоположения.
Эффективность БИНС существенно зависит от трех основных составляющих
- инерциальных датчиков (гироскопов и акселерометров), алгоритмов и реализующих их специализированных процессоров, которые в настоящее время чаще всего создаются независимо друг от друга. Если инерциальные датчики и алгоритмы БИНС в ряде случаев разрабатываются в рамках одного предприятия или фирмы, то процессоры практически всегда рассматриваются как комплектующие элементы, и приобретаются из числа освоенных в микроэлектронной промышленности. Так как при создании их архитектур не учитываются особенности алгоритмов БИНС, то, с одной стороны, в каждом конкретном случае имеется избыточность архитектуры, а, с другой, - явный недостаток тех решений, которые необходимы для эффективной реализации алгоритмов. Это приводит к значительным накладным расходам на организацию вычислений, что снижает производительность процессоров. Поэтому при создании БИНС для систем с высокими удельными характеристиками значительную роль играют подходы, связанные с взаимной оптимизацией алгоритмов и архитектур вычислителей.
Это особенно относится к процессорам, которые разрабатываются по технологии "система на кристалле" (SoC). Существующий уровень микроэлектроники позволяет создавать необходимые вычислительные средства полностью в виде СБИС, но ограничения и специфика интегральной технологии требуют оптимизации, основанной на взаимном учете особенностей алгоритмов и средств их реализации. Это во многом напоминает разработку специализированной вычислительной техники середины 60-х годов, когда требовалось реализовать навигационный процессор в виде одной печатной платы. Разработка методов совместной оптимизации алгоритмов и архитектур становится снова актуальной.
Настоящая работа посвящена проблемам проектирования рациональных процессорных архитектур, эффективно реализующих алгоритмы БИНС.
Алгоритмы БИНС и процессорные архитектуры
Говоря об оптимизации БИНС, целесообразно рассматривать совокупность алгоритмов и процессорных архитектур как единый объект проектирования. В этом случае возможно применение методов функционально-стоимостного анализа, когда под затратами понимается обобщенная стоимость реализации алгоритмов, выраженная в нашем случае в числе компонентов архитектуры вычислителя, а в
качестве целевой функции рассматривается время реализации алгоритмов БИНС. Используя такой подход, мы можем к числу чисто алгоритмических параметров (шаг вычисления кватерниона, число шагов вычисления параметра Эйлера, порядок полинома, аппроксимирующего угол кажущегося поворота и т.д.) добавить параметр временной сложности Lt их реализации на различных архитектурах. Кроме того, можно оценивать архитектуры вычислителей по параметрам Lt и Lh (аппаратная сложность), что дает возможность сформировать параметрические ряды архитектур. Получая пары "алгоритм+архитектура", можно образовать и пополнять базы данных по реализации алгоритмов БИНС.
Результаты теоретических и экспериментальных исследований, проводимых в течение ряда лет в области создания малогабаритных прецизионных БИНС, излагались в ряде докладов, представленных на Санкт-Петербургской Международной конференции по интегрированным навигационным системам [4, 5]. В [4] была предложена методика, позволяющая упорядочить и формально описать множество алгоритмов вычисления параметров ориентации, описанных в литературе, а также используемых на практике. В число основных параметров, с помощью которых можно описать произвольный алгоритм ориентации, входят:
- шаг вычисления кватерниона;
- число шагов вычисления вектора Эйлера внутри шага вычисления кватерниона;
- число точек съема информации внутри шага вычисления вектора Эйлера;
- число удерживаемых членов ряда, с помощью которого представляется приближенное решение кинематических уравнений для вектора Эйлера;
- порядок полинома, аппроксимирующего угол кажущегося поворота;
- число шагов съема информации, предшествующих шагу расчета приращения вектора Эйлера, при аппроксимации угла кажущегося поворота.
С помощью данных параметров можно не только формально представить широкий класс алгоритмов, но и оценить сверху их суммарные погрешности.
Там же был предложен подход, связывающий основные параметры информационных графов алгоритмов ориентации с верхними оценками сложности вычислений в базисе схем из функциональных элементов. Это непосредственно связано с особенностями предполагаемой реализации алгоритма в виде схемы или архитектуры для варианта технологии "схема на кристалле". При этом мы выделяем пространственный Lh и временной Lt компоненты сложности, понимая под этим, соответственно, число элементов в предполагаемой схеме, вычисляющей заданную функцию или реализующую алгоритм, и задержку при прохождении информации в схеме от момента начала поступления входных данных до момента появления на выходах схемы последних битов выходных данных. Любой алгоритм, в том числе и алгоритм определения параметров ориентации, может быть оценен с точки зрения сложности его реализации. В частности, оценка аппаратной сложности известного алгоритма, предложенного Savage [6], показала, что архитектура предполагаемого процессора определяется спецификой двух блоков алгоритма ориентации - определения кватернионов параметров Эйлера и параметров ориентации [4]. Анализ временной сложности этих алгоритмов, основанный на начальном представлении их графов в максимально параллельной форме, выявил возможность одновременного вычисления всех элементов кватернионов, что приводит к параллельной архитектуре процессора. Таким образом, были сделаны первые шаги к параметризации алгоритмов и архитектур в рамках системного подхода к проектированию БИНС как единого аппаратно-алгоритмического комплекса.
Верхние оценки Lh и Lt являются основой как для дальнейших преобразований алгоритмов БИНС, которые в свою очередь порождают различные варианты
процессорных архитектур, так и для генерации типов архитектур, которым соответствуют те или иные модификации алгоритмов. Поэтому в качестве дальнейшего этапа совместной оптимизации алгоритмов и процессорных архитектур были предложены следующие этапы преобразования графа алгоритма:
• Построение максимально параллельной ярусной формы алгоритма Savage, при этом осуществляются такие эквивалентные преобразования графа, которые предельно уменьшают число взаимных связей между алгоритмическими блоками, относящимися к различным выходным вершинам графа. Было показано [7], что такой подход позволяет сделать явными информационные связи в алгоритме ориентации и принять более эффективные решения уже на этапе создания архитектуры процессора. Например, структура графа алгоритма Savage в его исходном виде определяется 4-компонентными кватернионами, что отражается на числе связей в большинстве ярусов графа, оно кратно 4-м. На первый взгляд, это однозначно определяет число процессоров в параллельной архитектуре, оно также кратно 4-м. Но после проведения упомянутых преобразований большинство связей на каждом ярусе графа стало кратно 3-м, число процессоров также должно быть кратно 3-м.
• Преобразование графа алгоритма с целью уменьшения числа независимых вершин графа на каждом ярусе. Количество получающихся модификаций исходного графа при этом может очень велико, поэтому были разработаны и применены различные методы редукции параллелизма. В случае алгоритма Savage это привело к тому, что число модифицированных графов получилось порядка нескольких десятков, что дало возможность проанализировать каждый из них и сгруппировать по близким значениям ключевых параметров (например, по числу вершин в ярусе или количеству самих ярусов). В итоге образовалось минимальное число вариантов графов (не более десяти), которые и образовали базу для дальнейших исследований.
Следующим этапом работ явился анализ типовых функциональных преобразований, т.е. таких, на которые будет приходиться основная вычислительная нагрузка в предполагаемом процессоре.
Анализ основных алгоритмов БИНС, включающих в свой состав вычисление параметров ориентации, пересчет приращений составляющих кажущейся скорости из связанной системы координат в инерциальную и учет систематических погрешностей, показывает, что базовыми вычислительными операциями являются операции векторно-матричной алгебры. Наиболее часто используется операция вида
В качестве а^ могут использоваться как выходные коды датчиков, так и промежуточные параметры алгоритмов. Основным требованием, предъявляемым к реализации алгоритмов БИНС, является обеспечение суммарных относительных погрешностей, не превышающих некоторых заданных величин. Как известно,
5 ] 5а, , где 5[ - значения относительных погрешностей вычисления со-
1
ответствующих параметров. Пусть 5ai = 5а} = 5а, тогда справедливо 5f = 0(N5a) . Отсюда следует требование к реализации вычисления выражений типа (1): относительная погрешность вычисления f не должна превышать величину N5a, что предъявляет достаточно жесткие требования к разрядности вычислений.
Как следует из анализа (1), базовыми архитектурными блоками процессорного ядра ФОП являются сумматор (SUM), умножитель (MULT) и память (MEM). Основными задачами архитектурного синтеза являются следующие.
M N
f = znaj .
i=ij=i
(1)
• В базисе схем из функциональных элементов получить (построить) верхние оценки сложности Lh и Lt для операций сложения и умножения 2-х переменных с учетом возможной топологии интерфейсов.
• На основе полученных оценок выбрать наиболее эффективные блоки, прежде всего по критерию Lt.
• На множестве выбранных блоков синтезировать архитектуры процессорных элементов (PE), одновременно получая для них оценки Lh и Lt .
• На основе полученных оценок отобрать наиболее эффективные по критерию Lt архитектуры PE.
Было показано [7], что в качестве основного типа архитектуры блока MULT целесообразно выбрать так называемую "матричную" архитектуру, реализующую одновременное произведение всех разрядов двух чисел со знаками [8]. Этот тип умножителя существенно более эффективен, чем векторный (r-тактное итерационное суммирование r-разрядных произведений), особенно в случае конвейерного перемножения чисел. Оценки Lh для различных матричных блоков MULT различаются незначительно, поэтому эффективность каждого из них определяется оценками Lt и параметром р, с помощью которого было предложено оценивать эффективность интерфейсов:
ß =
f
(2)
где Fmult - средняя частота выдачи результатов произведения, f - тактовая частота работы интерфейса. По этому параметру более предпочтительными являются блоки с однонаправленными интерфейсами ввода/вывода, что, кроме всего, отвечает специфике алгоритмов БИНС (ациклические информационные графы). В результате, для дальнейших исследований и оценок были выбраны два основных типа блоков MULT, показанные на рис.1, там же приведены оценки L, FMULT и р.
I1 I2
MULT3
O1 O2
I1 I2
MULT4
Тип блока MULT3 MULT4
Lt
6(п+1)т
3(2п+3)т
Fmult ß,%
1/3т 100
1/6т 50
Рис. 1. Типы блоков MULT и их основные характеристики
O
Сходная ситуация наблюдается по отношению к блоку SUM, из множества типов которого был выбран классический сумматор с параллельным переносом. Он обладает преимуществом перед другими типами сумматоров, прежде всего из-за параметра р, значение которого, впрочем, не превышает 30%, даже для быстродействующих схем (параллельно-параллельные сумматоры). Выбранный тип блока SUM показан на рис. 2, там же приведены его характеристики.
Что же касается блоков MEM, то их разнообразие существенно выше, чем для двух рассмотренных блоков. Прежде всего, это относится к системе интерфейсов, которая определяется, в свою очередь, адресностью блока MEM. Вид интерфейсов блоков MULT и MEM определил интерфейс MEM, это однонаправленные информационные и адресные шины. Обобщенная модель блока MEM как абстрактной модели элемента библиотеки SoC представлена на рис. 3. Вид базовой процедуры алгоритмов БИНС еще более конкретизировал параметры модели блока MEM.
I1 I2
SUM3P
Lt
13.5т
Fsum 1/12т
р,%
24
Рис. 2. Блок SUM и его основные характеристики
Рис. 3. Блок MEM
В частности, было установлено, что целесообразно рассматривать следующие варианты архитектуры блока:
• М1 = М2 = М3 = М4 = 1 (рабочее название - МЕМ3), т.е. это 2-адресная память с раздельными информационными и адресными шинами. Архитектура МЕМ3 показана на рис. 4, где приведены основные режимы его работы.
A1
1
MEM3
"Г^
Режим Функция
A2 WRITE <А1>:=<1>либо <A2>:=<I>
;=i READ <0>:=<А1>либо <O>:=<A2>
(W&R)1 <A1>:=<I>& <0>:=<A2>
(W&R)2 <A2>:=<I>& <0>:=<A1>
O
Рис. 4. Блок MEM3 и режимы его работы
Блок МЕМ3 реализует режим совмещенной записи/чтения одновременно по двум адресам, что обеспечивает поддержку конвейерной обработки данных.
• М1 = М2 = М3 = М4 = 2 (рабочее название - МЕМ4), т.е. это 4-адресная память с раздельными информационными и адресными шинами. Архитектура МЕМ3 показана на рис. 4, там же приведен граф, отображающий совокупность режимов его работы.
A11
A12l=
Л'1 Д'1
MEM4
A21
A22
Io1 IIo2
11 I2
А11
Рис. 5. Блок MEM4 и режимы его работы
Блок МЕМ4 реализует значительное число режимов записи/чтения, при этом возможны групповые операции, например (<А11> : = <11>)&(<А21> : = <12>)&(<01> : = <А12>)&(<02> : = <А12>). Естественно, для этого блока существуют и запрещенные режимы, например, недопустимым является следующее: (<А11> : = <11>)&(<А11> : = <12>) и т.п.
После определения номенклатуры и вида элементарных блоков целесообразно провести анализ архитектур РЕ. В ходе исследований, которые включали в себя анализ и получение оценок Lh и Lt для каждого варианта архитектуры, было выделено 5 основных типов. Для большинства рассмотренных РЕ: Lh = 3,4; Lt = 0(М-М);
Бре = 0(1/МЫ); р = 22,...,60. Далее из них был выбран РЕ, архитектура которого приведена на рис. 6.
RAM
ч* 1/ Г^Ч
\ SUM / MULT
Рис. 6. Архитектура РЕ, оптимизированного по критерию Lt
В этой однопроцессорной архитектуре реализован параллелизм на уровне арифметических операций, так как возможна одновременная работа сумматора и умножителя. Кроме того, наличие 4-портовой памяти позволяет осуществлять вычисления одновременно с записью операндов извне по одному из входов памяти, что еще более повышает производительность процессорного ядра. Таким образом, на базе оценок Lh и Lt синтезирована оптимальная (по критерию Lt) архитектура РЕ, ориентированная на эффективную реализацию процедуры (1). Процессор, построенный на основе таких РЕ, является функционально-ориентированным.
Самостоятельный интерес представило исследование многопроцессорных архитектур ФОП на основе РЕ выбранного типа. Это исследование было проведено для SIMD-архитектуры ФОП. Оно представляло собой полуаналитическое моделирование реализации алгоритма Savage. Основной задачей моделирования являлось получение верхней оценки временной сложности вычислений (tpr) и верхней оценки времени на передачу данных между различными РЕ (tex), тогда Lt = tpr + tex. Основной целью моделирования являлось определение зависимости Lt от числа РЕ. Оказалось, что время, затрачиваемое на собственно вычисления при реализации алгоритмов БИНС (tpr) на векторном ФОП, немонотонно зависит от числа РЕ. Для Npe = 3,6,9 имеются локальные минимумы в характеристике tpr(NPE). Время же, затрачиваемое на обмен данными по магистрали в векторном ФОП (tex), растет монотонно с увеличением Npe. Этот результат моделирования отражен на рис. 7, где показаны эти составляющие временной сложности реализации алгоритма Savage на векторном ФОП, а также поведение суммарного времени Lt в зависимости от числа РЕ.
Число РЕ
Рис. 7. Временные затраты на реализацию алгоритма Savage на векторном ФОП
Несмотря на то, что 9-процессорная архитектура обеспечивает абсолютный минимум времени вычислений, 3-процессорный вариант ФОП позволяет добиться минимума общего времени реализации. Это может служить основанием для выво-
да об эффективности применения 3-процессорного векторного ФОП для реализации алгоритма БИНС. Изменение топологии интерфейса или объединение РЕ в кластеры, возможно, приведут к другим соотношениям и выводам.
На основе проведенных исследований в середине 90-х годов в НПО автоматики и ИМаш УрО РАН (г. Екатеринбург) был разработан экспериментальный образец РЕ, который, с одной стороны, служит элементом многопроцессорного ФОП с архитектурой БШО, а с другой - может самостоятельно реализовать алгоритм Сэ-веджа и, таким образом, сам является ФОПом. Важной особенностью ФОП является использование сверхдлинного формата командного слова (УЪ^), что дает возможность полностью реализовать внутренний параллелизм архитектуры. С другой стороны, большинство команд этого ФОП выполняются за 1-2 такта, что дает основание отнести его архитектуру к МБС. Реализация этого УЬ^-МБС ФОП была произведена на основе 32-разрядного микропроцессорного комплекта СБИС серии 1843, БИС оперативной памяти типа 537 РУ17 и логических интегральных микросхем серии 1554 разработки НПО "Интеграл" (Беларусь). Экспериментальный образец был изготовлен и отработан в 1993 - 1995 годах. Его масса составляет 0.5 кг, потребляемая мощность - не более 3.5 Вт, производительность на классе алгоритмов БИНС - не менее 106 экв. оп/сек. Его структура приведена на рис. 8.
На заключительном этапе исследований представило интерес проведение сравнительного анализа архитектуры разработанного нами ФОП с архитектурами современных микропроцессоров, использование которых в разрабатываемых отечественных БИНС либо уже началось, либо предполагается. Естественно, что критерием такого сравнения является время реализации алгоритмов БИНС (это аналог временной сложности Ь1, но уже уровне целого алгоритма). При этом весьма важным является следующее. Различие в физическом времени вычислений обусловлено, в первую очередь, различием в тактовой частоте процессоров, что не дает
Рис.8. Структура VLIW-RISC ФОП на основе микропроцессорного комплекта 1843
возможности корректно сравнивать различные архитектуры. Физическое время реализации алгоритма, выраженное в секундах, отражает не столько архитектурные, сколько конструкторско-технологические особенности. Поэтому производительность как величину, обратную времени реализации алгоритма БИНС и выражаемую в [1/1], где 1 - время в секундах, целесообразно назвать аппаратной производительностью - Иьагё. Для оценки же эффективности архитектур предлага-
ется использовать время решения задачи не в физических единицах (секундах), а в условных (тактах). Соответственно этому, в работе введена и используется новая характеристика - архитектурная производительность R^, имеющая размерность [1/т], где т - время в тактах. Аппаратная производительность показывает возможности уровня технологии, достигнутого к моменту исследования, в то время как архитектурная производительность отражает вычислительные возможности процессора независимо от физического базиса его реализации. Очевидно, что при одной и той же тактовой частоте оптимальная архитектура (max Rarch) будет иметь минимальное время обработки (в секундах).
Исследование архитектур микропроцессоров носило экспериментальный характер, основным методом исследования являлось программирование алгоритмов на реальных образцах процессоров, либо на их программных эмуляторах. В качестве тестового алгоритма был взят алгоритм Savage.
В качестве исследуемых, кроме разработанного нами ФОП (его рабочее название - FOP 1843), были выбраны следующие распространенные архитектуры, часто используемые для реализации бортовых алгоритмов, в том числе, алгоритмов БИНС:
• Архитектура MIPS-32, являющаяся основой большинства современных RISC-процессоров. В качестве реального образца RISC-архитектуры был взят микропроцессор 1В812 (аналог - R3081), разработанный в НИИСИ РАН (Россия), и использующийся в качестве центрального процессора в отечественной бортовой ЦВМ "Багет-83".
• Архитектура сигнального процессора NM6403 (1879ВМ1), использующая в своем составе два процессорных ядра. Разработчиком одного из первых в мире образцов 64-разрядной двухъядерной архитектуры является НТЦ "Модуль" (Россия).
• Гарвардская архитектура сигнального процессора с раздельными маги-
стралями команд/данных. Одним из наиболее известных в мире представителей гарвардской архитектуры является 1867ВМ3 (аналог -
TMS320C30), который и был взят для оценки эффективности реализации алгоритмов БИНС.
1,80E-03 1,60E-03 1,40E-03 1,20E-03 1,00E-03 8,00E-04 6,00E-04 4,00E-04 2,00E-04 0,00E+00
1843 1879ВМ1 1867ВМ3 1В812
Рис. 9. Архитектурная производительность исследованных процессоров
На рис. 9 приведены сравнительные оценки архитектурной производительности для исследованных процессоров. Как видно из приведенных результатов, максимальной архитектурной производительностью обладает FOP 1843. Решающую роль в достижении высокой архитектурной производительности сыграли следующие основные факторы:
- максимальное число адресуемых операндов (в FOP1843 их 4, в то время как в других моделях их не более 3-х);
I
- сбалансированные длительности времен умножения и сложения (для FOP1843 TmulT/ Tadd = 1, для других моделей оно принимает значение от 2 для 1В812 до 28 для 1867ВМ3);
- значительная длина командного слова, что обеспечивает степень внутреннего параллелизма при выполнении операций (112 разрядов командного слова для FOP1843 и не более чем 64 разряда для других моделей).
При равенстве тактовых частот рассмотренных процессоров этот ФОП, кроме архитектурной, имел бы и максимальную аппаратную производительность. Например, при тактовой частоте f = 40 МГ ц его потенциальная аппаратная производительность Rhard = 6.7-104 [task/s].
Заключение
Функциональная ориентация архитектур вычислительных средств БИНС на эффективное выполнение базовых алгоритмических процедур позволяет достичь максимума производительности систем в целом.
Совместная оптимизация алгоритмов БИНС и архитектур ФОП, базирующаяся на верхних оценках аппаратной и временной сложности вычислений в базисе схем из функциональных элементов, является основой для проектирования рациональных процессорных архитектур и вариантов их аппаратных реализаций. Последовательность этапов синтеза архитектур ФОП выглядит следующим образом: анализ алгоритмов ^ выделение базовых преобразований (функций) ^ оценки Lh и Lt для блоков РЕ ^ построение оптимизированной архитектуры РЕ ^ оценки Lh и Lt для ФОП ^ оптимизированная архитектура ФОП.
Исследования показали, что одна из самых эффективных архитектур процессорного ядра для ФОП, предназначенного для реализации алгоритмов БИНС, должна состоять из сумматора, умножителя и 4-адресного ЗУ. На основе этого ядра разработан экспериментальный образец ФОП, архитектурная производительность которого на классе алгоритмов ориентации твердого тела существенно превышает значения этого параметра для современных отечественных микропроцессоров.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Лукин Н.А. Архитектурный синтез функционально-ориентированных процессоров математических функций//Гироскопия и навигация. 2003. №3. С.109-120.
2. ПронинЕ.Г. Проектирование технических средств ЭВА. - М.: Радио и связь, 1986.
3. Лукин Н.А. Производительность вычислительных систем и методы ее увеличения с помощью аппаратной реализации функций.// Ракетно-космическая техника. Серия XI. Вып.2. 1983.
4. Vodicheva L., Lookin N. Formalized AHRS Algorithm Representation As a SINS CAD Unit. 3rd Saint-Petersburg International Conference on Integrated Navigation Systems, Part
II, May 28-29, 1996.
5. Belsky L., Vodicheva L., Maslova O., Lookin N., Ponomarev Ig., Tolstikhina L., Filimonov A., Busygin A. A Small Size Precise SINS for High Maneuvering Moving Vehicles: Optimal Design and Practical Results. 10th Saint-Petersburg International Conference on Integrated Navigation Systems, May 26-28, 2003.
6. Savage P.G. Strapdown System Computational Elements. Advances in Navigation Sensors and Integration Technology. RTO Lecture Series 232 (2004) Pre-Prints. May 27-28, 2004, Saint Petersburg.
7. Лукин Н.А. Функционально-ориентированные процессоры для реализации алгоритмов БИНС // Гироскопия и навигация. 2001. № 2 (33).
8. Карцев М.А., Брик В.А. Вычислительные системы и синхронная арифметика. М.: Радио и связь, 1981.
