CC BY
0УДК 004.2
Давыденков А.С.
студент Смоленский филиал Московский энергетический институт (г. Смоленск, Россия)
ОБЗОР ОСОБЕННОСТЕЙ ВНУТРЕННИХ КОМАНД И РЕГИСТРОВ В АРХИТЕКТУРЕ ПРОЦЕССОРОВ RISC-V
Аннотация: в данной статье рассматриваются характеристики архитектуры RISC-V, как те или иные параметры могут быть полезны в разработке вычислителей.
Ключевые слова: архитектура, регистр, операнда.
Актуальность выбранной темы обусловлена стремительным ростом популярности RISC-V.
RISC-V содержит набор команд, иными словами инструкций, позволяющих запрогромировать базовые функции микропроцессора.
Архитектура RISC-V включает в себя несколько стандартных опциональных расширений, а также небольшое подмножество команд.
В базовый набор входят инструкции условной и безусловной передачи управления и ветвления, минимальный набор арифметических/битовых операций на регистрах, операций с памятью, а также небольшое число служебных инструкций.
Операции ветвления не используют каких-либо общих флагов, как результатов ранее выполненных операций сравнения, а непосредственно сравнивают свои регистровые операнды. Базис операций сравнения минимален, а для поддержки комплементарных операций операнды просто меняются местами.
Базовое подмножество команд использует следующий набор регистров: специальный регистр x0 (zero), 31 целочисленный регистр общего назначения (x1 — x31), регистр счётчика команд (PC, используется только косвенно), а также множество CSR (Control and Status Registers, может быть адресовано до 4096 CSR).
Для экономии аппаратных ресурсов, а также для сокращения затрат памяти уменьшают количество регистров.
При одинаковой кодировке инструкций в RISC-V предусмотрены реализации архитектур с 32, 64 и 128-битными регистрами общего назначения и операциями.
Размер регистра соответствует разрядности регистровых операций, и может быть без знака или со знаком.
Сходством с языком программирования С будет то, что не происходит сохранение бит переполнения или переноса. Проверки операндов и результата операций необходимо производить программно.
Целочисленная арифметика расширенной точности (большей, чем разрядность регистра) должна явно использовать операции вычисления старших битов результата.
Специальные инструкции способствуют получению старших битов произведения регистра.
Отметим, что в операциях с памятью размер операнда может отличаться от размера регистра. Адрес должен быть кратен операнду.
Архитектура использует только little-endian модель. Это означает, что первый байт операнда в памяти должен соответствовать наименее значащим битам значений регистрового операнда.
Для пары инструкций сохранения/загрузки регистра операнд в памяти определяется размером регистра выбранной архитектуры, а не кодировкой инструкции (код инструкции один и тот же для RV32I, RV64I и RV128I, но размер операндов 4, 8 и 16 байт соответственно), что соответствует размеру указателя, типам языка программирования C size_t или разности указателей.
В случае, когда размер операнда в памяти меньше размера регистра, применяются отдельные инструкции загрузки и сохранения младших битов регистра.
Инструкции базового набора имеют длину 32 бита, но в общем формате предусмотрены инструкции различной длины (стандартно — от 16 до 192 бит с шагом в 16 бит) с выравниванием на границу 16-битного слова.
Для распространенных инструкций стандартизовано применение их аналогов в более компактной 16-битной кодировке (C — Compressed extension).
Такие операции как умножение, деление, вычисление остатка выделены в отдельное расширение. Стандартизован отдельный набор атомарных операций.
Следует сказать, что один и тот же код может запускаться на разных RISC-V архитектурах, при этом будет определяться разрядность текущей архитектуры.
В 32-битных микроконтроллерах и для других встраиваемых применений используется набор RV32EC. В 64-битных процессорах может быть набор групп RV64GC, то же самое в полной записи - RV64IMAFDC.
RISC-V имеет 32 (или 16 для встраиваемых применений) целочисленных регистра. При реализации вещественных групп команд, 32 вещественных регистра.
Для операций над числами в бинарных форматах плавающей точкой используется набор дополнительных 32 регистров FPU (Floating Point Unit), которые совместно используются расширениями базового набора инструкций для трёх вариантов точности: одинарной — 32 бита (F extension), двойной — 64 бита (D — Double precision extension), а также четверной — 128 бит (Q — Quadruple precision extension).
На основании вышеизложенного можно сделать вывод о том, что RISC-V является перспективной для создания инновационных технологий на базе потенциальных процессоров на данной архитектуре для различного применения.
RISC-V способствует решению проблем совместимости, безопасности, сертификации, энергопотребления.
СПИСОК ЛИТЕРАТУРЫ:
1. ФРОЛОВ В., ГАЛАКТИОНОВ В., САНЖАРОВ В. RISC-V: СТАНДАРТ, ИЗМЕНИВШИЙ МИР МИКРОПРОЦЕССОРОВ, статья в журнале - научная статья, 2020, стр. 30-34;
2. Waterman, Andrew, Asanovic, Krste. "The RISC-V Instruction Set Manual, Volume I: Base User-Level ISA version 2.2" University of California, Berkeley.CS-2016-118;
3. [Электронный ресурс]: URL https://riscv.org/about/ (дата обращения: 17.04.2024)
Davydenkov A.S.
Moscow Power Engineering Institute (Smolensk, Russia)
OVERVIEW OF FEATURES INTERNAL COMMANDS AND REGISTERS IN THE RISC-V PROCESSOR ARCHITECTURE
Abstract: this article discusses the characteristics of the RISC-V architecture, how certain parameters can be useful in the development of computers.
Keywords: RISC V, architecture, register, operands.
