Научная статья на тему 'Новый радиочастотный синтезатор частот с низким фазовым шумом и дробным коэффициентом деления ADF4193'

Новый радиочастотный синтезатор частот с низким фазовым шумом и дробным коэффициентом деления ADF4193 Текст научной статьи по специальности «Электротехника, электронная техника, информационные технологии»

CC BY
428
106
i Надоели баннеры? Вы всегда можете отключить рекламу.

Аннотация научной статьи по электротехнике, электронной технике, информационным технологиям, автор научной работы — Дмитриев Сергей, Никитин Юрий

Настоящая статья продолжает серию статей о синтезаторах частот производства компании Analog Devices Inc., которые являются базовыми элементами любых систем радиосвязи, навигации, локации, кабельного и спутникового телевидения.

i Надоели баннеры? Вы всегда можете отключить рекламу.
iНе можете найти то, что вам нужно? Попробуйте сервис подбора литературы.
i Надоели баннеры? Вы всегда можете отключить рекламу.

Текст научной работы на тему «Новый радиочастотный синтезатор частот с низким фазовым шумом и дробным коэффициентом деления ADF4193»

Новый радиочастотный синтезатор частот

с низким фазовым шумом и дробным коэффициентом деления ADF4193

Юрий НИКИТИН, к. т. н.

syntez@loniir.ru Сергей ДМИТРИЕВ

sergey@eltech.spb.ru

Настоящая статья продолжает серию статей о синтезаторах частот производства компании Analog Devices Inc., которые являются базовыми элементами любых систем радиосвязи, навигации, локации, кабельного и спутникового телевидения.

Компания Analog Devices Inc. — один из признанных лидеров в разработке и производстве быстродействующих PLL- и DDS-синтезаторов частот для современных радиоэлектронных систем.

В настоящее время наиболее перспективными PLL-синтезаторами являются синтезаторы частот с дробным переменным коэффициентом деления (fractional- N), которые позволяют частично снять присущие PLL-синтезаторам ограничения, связанные с известным противоречием между обеспечением мелкого шага перестройки по частоте и требуемым (как правило, малым) временем перестройки с частоты на частоту.

Фирма Analog Devices Inc. (ADI) предлагает микросхему быстродействующего цифрового синтезатора частоты с дробным коэффициентом деления (fractional-N) ADF4193. Наибольшая частота по входу опорного сигнала — 300 МГц, по радиочастотному (RF) входу — 3,5 ГГц, максимальная рабочая частота частотно-фазового детектора (ЧФД) равна 26 МГц. Микросхему отличает малый уровень фазовых шумов в спектре выходного сигнала: не более -102 дБн/Гц на выходной частоте 1800 МГц при отстройке от несущей 5 кГц.

Кроме того, синтезатору, собранному на основе предлагаемой микросхемы, присущи малое время переключения с частоты на частоту. Типичное время переключения не превышает 2 мкс «вниз» и 5 мкс «вверх». Время установления фазы больше, но не превышает 20-25 мкс. Такие результаты достигнуты как форсированием тока перезаряда ЧФД на время переключения, так и ослаблением петлевого фильтра с помощью встроенных ключей.

Микросхема может работать в интервале питающих напряжений 2,7-5,65 В в индустриальном диапазоне рабочих температур -40...+85 °С. Для закачки данных использу-

ется стандартный трехпроводный интерфейс SPI [1].

Синтезатор ADF4193 позволяет построить современный гетеродин (LO — local oscillator, местный генератор) как с повышением или понижением RF-частоты, так и непосредственно на рабочей частоте — базовой станции или терминала последней мили. В сочетании с внешним ГУН (генератор, управляемый напряжением, VCO) и петлевым фильтром микросхема образует законченную систему высококачественного синтезатора на основе ФАП.

В тракте опорного (reference) сигнала синтезатора ADF4193 минимальный коэффициент деления Rmin = 1 может быть изменен пользователем с шагом 1 до Rmax = 15. Кроме того, возможно удвоение опорной частоты по переднему и заднему фронтам входного сигнала; для сохранения приемлемого качества выходного RF-сигнала желательно, чтобы скважность опорного колебания приближалась к двум. В противном случае, в спектре выходного колебания возможно появление помех с частотами, кратными значению fREF/2R.

Отличительными чертами рассматриваемой микросхемы являются:

а) малое время перестройки с частоты на частоту (fast jump или, по терминологии ADI, “ping pong”) с возможностью регулировки времени установления переходного процесса с точностью до фазы;

б)управление фазой выходного RF-сигнала с шагом (1. 4095)х360°/4096;

в) меньшая чувствительность к синфазным помехам вследствие использования симметричного ЧФД с парафазным выходом и встроенного прецизионного дифференциального ОУ.

Такое построение аналогового тракта управления позволяет резко уменьшить влия-

ние внешних низкочастотных помех, в том числе, и механических возмущений (вибраций), однако предъявляет более жесткие требования к точности КС-элементов петлевого фильтра.

При использовании fractional-N синтезаторов (с дробным коэффициентом деления) шаг сетки синтезируемых частот всегда меньше частоты сравнения. Это удобно при мелком шаге сетки и высоком значении выходной частоты, то есть при больших значениях N коэффициента деления делителя с дробным переменным коэффициентом деления (ДДПКД). Более того, это и практично, поскольку фазовые шумы опорного колебания умножаются в меньшее количество раз при том же шаге сетки.

В большинстве таких синтезаторов первого поколения максимальное значение параметра дробности FRAC/MOD могло быть установлено в пределах 1/16...31/32.

Фирма Analog Devices Inc. решила проблему дробного коэффициента деления кардинально. Она предлагает синтезатор ADF4193 со значением модуля (знаменателя) дробности MOD от 0 до 4095 по выбору пользователя! Соответственно, значение дробности FRAC в синтезаторе можно изменять практически в таких же широких пределах: от 13 до 4095.

Способ формирования дробного коэффициента деления

Идея дробного деления заключается в чередовании целочисленных коэффициентов деления по определенному закону за определенный интервал времени. Так, если необходимо получить коэффициент деления N = 820,73, то на интервале 100 выходных импульсов устанавливают 73 раза коэффициент N = N+1 = 821 и 27 раз N = 820. В итоге

[(kt)/T0]

1/[N]

NxTq на ЦФД

ДДПКД

Pk импульсы переполнения

гг = FRAC

{(kxm)/MOD}

О

ХЛ-модулятор первого порядка

т|к мгновенные значения фазы на следующие ЕД-модуляторы

Рис. 1. Вариант реализации дробности в ДДПКД с помощью ХД-модулятора первого порядка

Рис. 2. ХА модулятор первого порядка

среднее значение коэффициента деления будет N = (821x73 + 820х27)/100 = 820,73.

Но интервал наблюдения при дробном делении увеличивается: в нашем примере в 100 раз. Другими словами, увеличивается период неравномерности потока импульсов на ЛР-вхо-де ЧФД, и, соответственно, появляется функциональная модуляция на его выходе.

Такое увеличение периода помехи приводит к появлению помех дробности, частота которых ниже частоты сравнения в кольце: в нашем примере также в 100 раз. Помехи дробности обязательно присутствуют на выходе ДДПКД, эти помехи являются функциональными, а их амплитуда и распределение зависят от алгоритма реализации дробности и схемы фазового детектора.

На рис. 1 показан один из возможных вариантов построения делителя (частоты) с дробным коэффициентом деления. Поглотитель импульсов может быть реализован как аппаратно — «выкусыванием» одного импульса из входной последовательности после прихода управляющего импульса переполнения рк [2, 3], так и изменением коэффициента деления прескалера (предделителя) с N

на N+1 [4]. В СВЧ-синтезаторах прескалер является неотъемлемой частью, поскольку позволяет реализовать предельное быстродействие при разумном энергопотреблении.

Заметим, что в ДДПКД с ХА-модулятором второго порядка (двумя цифровыми интеграторами — накапливающими сумматорами НС) коэффициент деления N может принимать значения от N-1 до N+2. Однако поскольку значение N-1 технически реализовать затруднительно, используют значения от N до N+3, записывая в регистр INTцелую часть N на единицу меньше. Пользователь микросхемы таких маленьких хитростей не замечает, поскольку результат соответствует ожидаемому.

На рис. 2 приведена структурная схема ХА-модулятора первого порядка, а в таблице 1 — пример формирования разных значений дробности FRAC/MOD с его помощью.

На рис. 3 приведена одна из возможных структурных схем ХА-модулятора второго порядка, а в таблицах 2, 3 — примеры формирования разных значения дробности FRAC/MOD. На рис. 2, 3 буквой D обозначены элементы задержки на один такт (D-триггеры или ре-

Таблица 1. Пример формирования разных значений дробности FRAC/MOD с помощью ХД-модулятора

ЕД = 1: MOD = 7; FRAC = 2

№ такта 0 8

Текущая сумма (5д) 0 2

Сигнал управления рк на INT

ЕД = 1: MOD = 7; FRAC = 3

№ такта 0 8

Текущая сумма (5д) 0 3

Сигнал управления Pk на INT

ЕД = 1: MOD =8; FRAC =3

№ такта 0 8

Текущая сумма (5д) 0 0

Сигнал управления р^ на INT

гистры). Импульсы (сигналы) переполнения рк являются управляющими для модуля целочисленного деления INT ДДПКД — будь то поглотитель импульсов или прескалер. SK и SL — суть текущие суммы цифрового интегратора (ХД-модулятора).

Использование для формирования дробности ХД-модулятора (интерполятора) третьего порядка позволяет дополнительно уменьшить уровень помех дробности в зоне малых отстроек от несущей и ослабить требования к петлевому фильтру нижних частот (ФНЧ). Реализуют ХД-модулятор третьего порядка путем последовательного включения трех цифровых интеграторов (накапливаю-

Таблица 2. Пример формирования значения дробности ГЯЛС/МОй с помощью ХД-модулятора второго порядка

ЕД = 2: MOD =7; FRAC = 3

№ 0 і0

Уі

У2

*2D -і -і -і -і

Pk -і -і -і -і 2

Таблица 3. Пример формирования значения дробности ГЯЛС/МОйс помощью ХД-модулятора второго порядка

ЕД = 2: MOD = 8; FRAC = 3

№ 0 і0 іі і2 із і4 і5 і6 і7

Уі

У2

*2D -і -і -і -і -і -і

Pk -і -і -і -і 0 -і -і

Вход

радиосигнала

Выход , мультиплексора '

Вход тактовой частоты ( Вход данных ( Вход разрешения ( загрузки данных

Agnd^

Рис. 4. Функциональная схема микросхемы fractional-^синтезатора частоты ADF4193

Низкий логический уровень на выходе------

Выход шины последовательных данных--------

Выход II счетчика-----

Выход N счетчика------

Третье состояние выхода______

(отключение выхода мультиплексора)

Выходы таймеров-------

Цифровой детектор синхронизма-------

Высокий логический уровень на выходе------

NOTE:

NOT ALL MUXOUT MODES SHOWN REFER TO MUX REGISTER

«Земля»

От ВЧ входного каскада ”

Радиочастотный (высокочастотный) N-делитель

N = INT+FRAC/MOD

N-счетчик (делитель)

THIRD-ORDER

FRACTIONAL

INTERPOLATOR

Регистр целой Регистр Значение

части коэффи- модуля в регистре

iНе можете найти то, что вам нужно? Попробуйте сервис подбора литературы.

циента деления (дробности) дробности

TOPFD

Рис. 5. а) Мультиплексор микросхемы ADF4193; б) структурная схема ДДПКД

щих сумматоров НС) в тракт формирования дробности. Отметим, что в ДДПКД с ХД-мо-дулятором третьего порядка (тремя цифровыми интеграторами) коэффициент деления N может принимать значения от N-3 до N+4 (реально же от N до N+7).

Программирование производится при помощи стандартного последовательного трехпроводного интерфейса SPI. Программируемый двухмодульный предварительный делитель (прескалер RF) имеет коэффициенты деления RF-частоты 4/5 или 8/9; набор 4/5 можно использовать до частоты 2 ГГц.

Минимально возможный целочисленный коэффициент деления INT тракта RF равен 26. Максимальный целочисленный коэффициент деления INT = 255 может быть установлен при любом коэффициенте прескалера.

Функциональная схема микросхемы синтезатора ADF4193 с обозначением выводов приведена на рис. 4.

Схема содержит частотно-фазовый детектор (ЧФД) с прецизионным симметричным программируемым источником тока схемы поддержания заряда (charge pump) и общий выходной мультиплексор (рис. 5), а также ДДПКД с программируемым модулем — интерполятором третьего порядка.

Дробность в KF-тракте реализована в соответствии со структурной схемой, представленной на рис. 5 (справа). Модуль-интерполятор (third order fractional interpolator) — это соединенные последовательно три накапливающих сумматора (НС). В отечественной литературе его еще называют накопительным сумматором, или цифровым интегратором.

Емкость НС MOD можно изменять, а во входной регистр сумматора записывать число FRAC < MOD. За каждый такт частоты сравнения в НС происходит суммирование кода числа FRAC с текущим кодом. При пе-

реполнении НС на его выходе появляется сигнал переноса рк, который заставляет счетчик N (его прескалер) изменять коэффициент пересчета на единицу (с 4 на 5 или с 8 на 9). Последовательное соединение трех НС в дробном интерполяторе позволяет увеличить частоту переполнения и сместить спектр помех дробности в более высокочастотную область.

В ЧФД возможности для пользователя по сравнению, например, с микросхемой ADF4153 уменьшены — можно только не оперативно устанавливать выходной ток фазового детектора в высокочастотном (RF) канале (/шах = 3,5 ГГц) с помощью внешнего резистора в соответствии с формулой:

1ср шах = 0,25/RSET,

где 104цА < 1сршах < 6,6 мА, 2,4 кОм < Rset < 9,6 кОм.

Тг

QD -

>

CLR

її

CLR

QD

>

£г в

S 8.1

* S 1 &S I

EN[64:1]

-ОСРП|

Встроенная цепь поддержания среднего значения выходного уровня ДЧФД

-оСРп|

н

Вверх

Вниз

Вверх

Рис. 6. а) Структура частотно-фазового детектора микросхемы ДОР4193; б) структура выходного каскада схемы поддержания заряда

Практически, в статическом режиме можно устанавливать выходной ток ЧФД в интервале от 26 мкА (RSEt = 9,6 кОм) до 104 мкА (RSEt = 2,4 кОм), что будет соответствовать токам от 1,67 до 6,6 мА в режиме переключения, поскольку на время переходного процесса выходной ток ЧФД увеличивается в 64 раза (фиксированно) (рис. 6). Время форсирования выставляют программно, с помощью счетчиков лимита времени (timeout counter) или в соответствии с рекомендациями ADI [1], либо определяют экспериментально «по месту».

Внутренние программно управляемые ключи SW1, SW2 и SW3 необходимы для коммутации элементов петлевого фильтра в режиме переключения выходной частоты (рис. 7). Ключи SW1 и SW2 коммутируют изодромные звенья на парафазных выходах

Данные из регистра памяти

Частота

тактирования

ДЧФД

Старт

Счетчик форси ро* вания тока ДЧФД

Счетчик управления > ключами SW1\SW2

Логика активации генераторов тока схемы поддержания заряда ДЧФД

н

т

EN[64:1]

Счетчик управления > ключом SW3

J-43SW3

■о

3 Aqut

----OSW1

^—О SW2

oswn,

и

Рис. 7. а) Схема управления ускоряющими ключами микросхемы ADF4193; б) схема внутреннего выходного дифференциального буферного усилителя

ЧФД и работают синхронно, а ключ SW3 предназначен для закорачивания дополнительного звена петлевого фильтра (рис. 8). Если говорить точнее, ключ SW3 на время переключения заменяет звено дополнительного ФНЧ второго порядка на звено первого порядка, облегчая тем самым петлевой фильтр.

Основные характеристики синтезатора АФАП ADF4193 с дробным переменным коэффициентом деления

Основные электрические параметры микросхемы синтезатора ADF4193 можно найти в datasheets ADF4193.

RF канал микросхемы представляет собой синтезатор с дробным коэффициентом деления (fractional-N). Регистры INT и FRAC определяют коэффициент деления делителя N, который можно найти из следующего соотношения:

N = Rf/Fpfd = (INT+(FRAC/MOD)), (1)

где INT — значение целочисленного регистра Integer; FRAC — значение дробного регистра fractional; MOD — значение модуля-интерполятора; RF — частота на выходе синтезатора (входная частота VCO); Fpfd — частота на входе фазового детектора.

Формула для вычисления выходной частоты fractional-N канала будет иметь вид:

Four = Fpfdx(INT+(FRAC/MOD)) =

= Fsx (INTxMOD+FRAC), (2)

где FOUT — выходная частота внешнего VCO (ГУН); FS = Fpfd /MOD — частота шага сетки; FPFD — частота на входе фазового детектора, которая, в свою очередь, будет определяться из выражения:

FPFD = REFINx((1 + D)/(Rx(1 + T)), (3)

где REFIN — входная опорная частота; R — значение 4-разрядного опорного счетчика-делителя; D — индекс удвоения опорной частоты (0 или 1); T — индекс деления опорной частоты (0 или 1).

Так, если значение D равно 0, то удвоения частоты REFIN не будет происходить, а частота FPFD будет равна REFN (при условии, что R = 1). Если значение D равно 1, то будет происходить удвоение входной опорной частоты.

Соответственно, если значение T равно 0, то деления частоты REFIN не будет происходить, а частота Fpfd будет равна REFIN (при условии, что R =1). Если значение T равно 1, то будет происходить уменьшение входной опорной частоты в два раза; следует лишь помнить, что максимальное значение Fpfd не может превышать 26 МГц.

Коэффициенты деления 8-разрядного регистра INT находятся в диапазоне от 26 до 255. Дробный регистр FRAC является 12-разряд-

ным, и его установочные коэффициенты находятся в диапазоне от 0 до 4095. Модуль-интерполятор MOD также 12-разрядный и, соответственно, имеет диапазон коэффициентов от 13 до 4095. Важно заметить, что должно выполняться условие 0 < FRAC < MOD.

Программные регистры синтезатора ADF4193

Программирование регистров и режимов работы ИМС семейства ADF4***, как уже было сказано, однотипно. При программировании микросхемы ADF4193 используют восемь программных регистров-защелок R0-R7, которыми управляют с помощью трех младших битов C3 (DB2), C2 (DB1), C1 (DB0 во входном регистре сдвига 24-BIT DATA REGISTER так, как это показано в таблице 4).

Таблица 4. Программные регистры-защелки

Разряды управления Наименование Регистр

С3 С2 С1

0 0 0 Дробная часть/целая часть R0

0 0 Модуль ^делитель R1

0 0 Фаза R2

0 Функция R3

0 0 Схема поддержания заряда R4

0 Выключение R5

0 Мультиплексор R6

Режим проверки R7

Регистр FRAC/INT

Регистр FRAC/INT REGISTER (R0, 24 бита) программирует 8-разрядный INT-регистр установки целой части коэффициента деления N (коэффициенты от 26 до 255) и 12-разрядный FRAC-регистр установки дробной части коэффициента деления N (коэффициенты от 0 до 4095).

Структура регистра представлена в таблице 5.

Регистр MOD/R

Регистр MOD/R REG (R1, 24 бита) программирует:

• выбор половинной опорной частоты T (1 бит);

• удвоенную опорную частоту D (1 бит);

• коэффициент деления прескалера P (1 бит);

• режим работы ЧФД (1 бит);

• коэффициент деления от 1 до 15 R-делителя опорной частоты (4 бита);

• размер от 13 до 4095 модуля-интерполятора MOD (12 бит).

Структура регистра представлена в таблице 6.

Регистр фазы

Регистр PHASE REG (R2, 16 бит) устанавливает величину фазового сдвига выходного сигнала синтезатора с шагом 3607MOD.

Структура регистра представлена в таблице 7.

iНе можете найти то, что вам нужно? Попробуйте сервис подбора литературы.

Таблица 7. Регистр фазы (R2)

Резерви- ровано Выбор сдвига фазы Контрольные разряды

ш CÜ О QQ о со ой О од ой О QQ О 0 QQ О СП ей о со ей О QQ О to ей О ш ей о QQ о со ей О од ей О QQ О 0 ей О

о од CL CL 0 CL СП Cl со CL Cl to Cl ш Cl CL со Cl од Cl CL о со О О од О C1(0)

Функциональный регистр

Регистр FUNCTION REG (R3, 16 бит) «закорачивает» выход ЧФД на «землю» (1 бит) и изменяет полярность ЧФД (1 бит).

Структура регистра представлена в таблице 8.

Таблица 8. Функциональный регистр (R3)

Зарезервировано Заземление выхода ДЧФД Зарезерви- ровано Полярность ДЧФД Контрольные разряды

ш QQ О QQ О СО QQ О од QQ О QQ О 0 Ш о СП СО о со ей о QQ О to ей о ш ей О со о со ей о од ей о QQ о 0 Сй О

О О О О О о о о О - £2 - = (0) С-0 C (0) од C (0) C1

Регистр схемы подкачки заряда

Регистр CHARGE PUMP REG (R4, 24 бита) управляет счетчиками лимита времени (задержка от 0 до 2044 тактов частоты сравнения ЧФД) и выбором адресата управления (2 бита).

Таблица 5. Регистр FRAC/INT (R0)

Резервный 8-разрядный регистр загрузки Л-счетчика 12-разрядный регистр загрузки дробной части FRAC Контрольные разряды

DB23 22 со D DB21 0 2 ей D DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 СП со D со ей D 03 D 6 ей D 5 ей D 03 D 3 ей D 2 ей D ш D 0 ей D

о со to ш со од Е о £ - í£ Е 2 £2 ¡Ü = С-0 C од C C1

Таблица 6. Регистр MOD/R (R1)

Режим ДЧФД Режим половинной опорной частоты Зарезерви- ровано Коэффициент деления предварительного делителя (прескалера) Режим удвоения опорной частоты Выбор коэффициента деления R Выбор размера модуля интерполятора MOD Контрольные разряды

DB23 22 CÜ D 21 со D 0 2 со D DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 m D DB10 en CÜ D со CÜ D 03 D 6 03 D 5 03 D 03 D 3 03 D 2 03 D 03 D 0 03 D

2 о ¡Ü Q£ со CCL од CCL Q£ ü ü 0 ü f: H s S s S Íe ü (0) с-o C (0) од C (0) C1

Таблица 9. Регистр схемы подкачки заряда (R4)

Зарезервировано Управление счетчиками лимита времени Выбор адресата управления Контрольные разряды

DB23 22 CÛ D DB21 о 2 ей D DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 о CÛ D 9 CÛ D со ей D 03 D 6 ей D 5 ей D 03 D 3 03 D 2 03 D 03 D О 03 D

о о о о о о о о о - S о о о о о о и и ¡2 о о од О о о

Структура регистра представлена в таблице 9.

Регистр отключений

Регистр POWER-DOWN REG (R5, 8 бит) управляет:

• включением встроенного дифференциального усилителя (1 бит);

• отключением ЧФД (1 бит);

• переводом выхода ЧФД в третье состояние (1 бит) и перезапуска счетчика (1 бит). Структура регистра представлена в таблице 10.

Регистр мультиплексора

Регистр MUX-REG (й6, 16 бит) предназначен для управления включением псевдослучайной последовательности в ХД-модулято-ре длиной 221 такта частоты сравнения в ЧФД и задержкой в детекторе синхронизма (4 бита), а также для установки режима работы выходного мультиплексора. Структура регистра представлена в таблице 11.

Регистр проверки режимов

Регистр TEST MODE REG (R7, 16 бит) зарезервирован для модернизации ПО микросхемы. Структура регистра представлена в таблице 12.

Описание функционального назначения и наименование выводов синтезатора ADF4193 приведены в таблице 13.

Фазовые шумы синтезатора частоты ЛОР4193

На рис. 9 показана зависимость уровня фазового шума на выходе ЯР от выходной частоты (несущей) в кольце АФАП при различных отстройках. Из анализа графика следует, что рассматриваемая микросхема обеспечивает формирование качественного сигнала как в ближней зоне расстроек, так и при больших отстройках от несущей. Уровень фазового шума уменьшен на 8-10 дБ по сравнению с синтезаторами предыдущих моделей [8].

Переходные процессы в петле ФАП с микросхемой ADF4193

Время переходного процесса удовлетворяет требованиям действующих стандартов большинства систем подвижной радиосвязи (рис. 10), а возможность управления фазой выходного сигнала (рис. 11) позволяет более гибко решать проблемы при формировании информационных сигналов.

Например, появляются дополнительные возможности при формировании телеграфных сигналов с частотной и фазовой телеграфией. А в системах профессиональной и закрытой связи появилась возможность экономичного построения систем с «прыгающей» частотой. Без форсирования петли с помощью встроенных ключей SW время переходного процесса увеличивается почти на порядок.

Инженеры ADI рекомендуют расширять полосу прозрачности кольца на время переключения (смены частот) в 8 раз [1].

Таблица 10. Регистр отключений (R5)

Вклю- чение ОУ Отключение выхода ДЧФД Третье состояние выхода ДЧФД Пере- запуск счетчика Контрольные разряды

03 D 6 03 D 5 03 D DB4 3 03 D 2 03 D 03 D О 03 D

Е 2 £2 ¡Ü =: о о од О о

Таблица 13. Описание функций и обозначение выводов синтезатора ADF4193

№ Обозначение Выполняемая функция

CMR Напряжение внутреннего смещения для встроенного ОУ. Составляет 0,6 от VP3. Требует подключения внешнего блокировочного конденсатора 0,1 мкФ

AOUT Выход встроенного дифференциального усилителя для настройки внешнего ГУН

SW3 Ускоряющий ключ 3. Замыкается на время работы счетчика лимита времени ключа SW3

agnd 1 Аналоговая «земля» RF-секции и буферного дифференциального усилителя

rfin- Комплементарный RF-вход. Подключается к «земле» через конденсатор примерно 100 пФ

rfin+ Вход прескалера. Этот вход для малых сигналов подключается к выходу ГУН

AVdd1 Питание цепей RF-секции. Можно подавать +3,0 В±10%. Блокировочный конденсатор к шине аналоговой «земли» емкостью 100 пФ необходимо размещать как можно ближе к этому выводу

DVdd1 Питание /V-делителя. Должно быть равным питанию RF-секции (AVDD1). Развязывающий конденсатор к шине аналоговой «земли» емкостью 0,1 мкФ необходимо размещать как можно ближе к этому выводу

dgnd1 «Земля» /V-делителя (DVdd 1)

10 DVdd2 Питание буферного усилителя секции опорного (REF|N) колебания и R-делителя. Можно подавать +3,0 В±10%. Блокировочный конденсатор к шине «земли» емкостью 0,1 мкФ необходимо размещать как можно ближе к этому выводу

11 REFin Вход опорной частоты. Это КМОП-вход с порогом VDdd/2 и эквивалентным сопротивлением 100 кОм. Входной сигнал может быть ТТЛ/КМОП-уровней или синусоидальным, подаваемым через разделительный конденсатор

12 dgnd2 «Земля» для цепей DVdd2 и DVdd3

13 DVdd3 Питание логических цепей последовательного интерфейса. Можно подавать +3,0 В±10%

14 sdgnd «Земля» ЕД-модулятора

15 SDVdd Питание ЕД-модулятора. Можно подавать +3,0 В±10%. Блокировочный конденсатор к шине «земли» емкостью 0,1 мкФ необходимо размещать как можно ближе к этому выводу

16 MUXout Выход мультиплексора позволяет вывести наружу либо сигнал контроля синхронизма, либо приведенную частоту опорного колебания, либо приведенную частоту ГУН и т. д. (рис. 5)

17 CLK Вход тактовой частоты. Эта частота используется для тактирования последовательного ввода данных в регистры. Данные запоминаются 24-разрядном регистре сдвига по фронту тактового импульса. Высокоомный КМОП-вход

18 DATA Последовательный вход данных. Данные загружаются СЗР вперед, с тремя МЗР в качестве контрольных. Это высокоомный КМОП-вход

19 le КМОП-вход разрешения загрузки. Высокий логический уровень загружает данные, хранящиеся в регистрах сдвига, в один из регистров-защелок, который выбирается с помощью трех младших разрядов управления (контрольных битов)

20 Vp1 Питание ЧФД. Можно подавать +5,0 В±10%. Должно быть равным питанию секции поддержания заряда (Vp2). Блокировочный конденсатор к шине «земли» емкостью 0,1 мкФ необходимо размещать как можно ближе к этому выводу

21 dgnd3 «Земля» секции ЧФД

22 agnd2 «Земля» секции поддержания заряда ЧФД

23 rset Подключение резистора между этим выводом и Agnd устанавливает статический выходной ток схемы поддержания заряда ЧФД. Взаимосвязь между !Ср и Rset приведена ниже: Cpmax =0,25/RS£T. Например, при RSET = 2,4 кОм, pCPmax = 0,104 мА

24 Vp2 Питание секции поддержания заряда. Можно подавать +5,0 В±10%. Должно быть равным питанию секции ЧФД (VP1). Блокировочный конденсатор к шине «земли» емкостью 0,1 мкФ необходимо размещать как можно ближе к этому выводу

25 AIN— Инвертирующий вход дифференциального ОУ

26 CPOUT- Инвертирующий выход схемы поддержания заряда. Должен быть подключен к инвертирующему входу (A!N—) внутреннего дифференциального ОУ и петлевому фильтру

27 SW2 Ключ 2 быстрого переключения. Этот ключ замыкается на «землю» (SWgnd) на время работы счетчика лимита времени ключей SW1/2

28 SWgnd «Земля» ключей SW1/2

29 SW1 Ключ 1 быстрого переключения. Этот ключ замыкается на «землю» (SWgnd) на время работы счетчика лимита времени ключей SW1/2

30 cpout+ Неинвертирующий выход схемы поддержания заряда. Должен быть подключен к неинвертирующему входу (AIN+) внутреннего дифференциального ОУ и петлевому фильтру

31 AIN+ Неинвертирующий вход дифференциального ОУ

32 Vp3 Питание встроенного дифференциального усилителя. Можно подавать от +5,0 до +5,5 В. Развязывающий конденсатор к шине «земли» емкостью 0,1 мкФ необходимо размещать как можно ближе к этому выводу. Рекомендуется подключение дополнительного блокировочного конденсатора 10 мкФ

Таблица 11. Регистр мультиплексора

Управление ЕД-модулятором и задержкой в детекторе синхронизма Зарезерви- ровано Выбор выхода мульти- плексора Контроль- ные разряды

DB15 DB14 DB13 DB12 ей D 0 03 D 9 03 D 8 03 D 03 D 6 03 D 5 03 D 03 D 3 03 D 2 03 D 03 D 0 03 D

Е Е Е 0 Е о о о о о Е C3 C2 о C1

Таблица 12. Регистр проверки режимов (R7)

Зарезервировано Контрольные разряды

5 03 D 03 D 3 03 D 2 03 D 03 D 0 03 D 9 03 D 8 03 D 03 D 6 03 D 5 03 D 03 D 3 03 D 2 03 D ей D 0 03 D

о о о о о о о о о о о о о C3 C2 C1

н

-30

-40

-50

-60

-70

-80

-90

-100

-110

-120

-130

iНе можете найти то, что вам нужно? Попробуйте сервис подбора литературы.

-140

-150

-160

-170

Вар иант установки GSM900, полоса петли 40 кГц, (псевдослучайная последовательность) отключена 1092,8 МГц, Fref = 26 МГц, MOD = 130 42 4/130

ПСП

N =

[Вер спей хняя] границ« тральных сос уровня диск тавляющих (, эетных побоч }ПСС):—103 д ых зн ...800 кГц

.

\

\

ч

щ. .Г Г*—"

10 к

100 к 1 М

Частота, Гц

ЮМ

100 М

-30

-40

-50

-60

-70

-80

-90

-100

-110

-120

-130

-140

-150

-160

-170

в фиант установки DCS 1800, полоса петли 60 кГц, 2Г\ (псевдослучайная последовательность) отключена = 1842,6 МГц, Fref = 13 МГц, MOD = 65 эед не квадратичное интегральное значение двухсто-

R

С

SIRENZA 1843TVCI D

>

10 к

100 к 1М

Частота, Гц

ЮМ

100 М

И

Рис. 9. Распределение уровня фазовых шумов синтезатора частоты ДОР4193 в диапазоне: а) 900 МГц; б) 1800 МГц

и

0

1

Э

5-

с

а

О

13

©

н

Вариант установки йСБЮОО Тх,

. полоса петли 60 кГц, измерено .

на демонстрационной плате с помощью микросхемы фазового детектора А08302.

Таймеры: форсирования тока перезаряда ДЧФД = 28, ключи 1 \2,3 = 35. Максимальное (пиковое) значение фазовой ошибки < 5° @ 17,8 мкс.

15 20 25

Время, мкс

Вг пс іриант установки йСБІвОО Тх, їлоса петли 60 кГц, измерено . і демонстрационной плате с помощью ікросхемьі фазового детектора А08302.

на Ml

+25 °С

V км -

v

ТІ -40 •с +85Х

111

" Таймеры: форсирования тока перезаряда ДЧФД = 28, ключи 1\2,3 = 35. ~ Максимальное (пиковое) значение фазовой ошибки < 5° @ 19,2 мкс.

15 20 25

Время, мкс

30 35

40

И

Рис. 11. Зависимость времени установления фазы (установления частоты с точностью до фазы) синтезатора ДОР4193 при «прыжках» по частоте: а) вверх; б) вниз

Фильтрация помех дробности в ЛР-тракте

Следует сказать несколько слов о фильтрации помех дробности в петле АФАП с син-

тезатором ADF4193. В режиме дробности и с включенной ПСП (рандомизацией с помощью псевдослучайной последовательности) период неравномерности на выходе ЧФД возрастает до величины ТПСП = 221/Рррв.

При «типовой» опорной частоте GSM 13 МГц время ^ПСП - 0, 161319 с. Разумеется, никакое кольцо АФАП не сможет отфильтровать столь низкочастотную помеху; в таких случаях говорят об уширении спектраль-

н

1000 2000 3000 4000

Значение входной частоты, МГц

Значение входной частоты, Гц

И

Рис. 12. а) Чувствительность синтезатора частоты ДОР4193 от коэффициента деления прескалера; б) уровень фазовых шумов на выходе внутреннего буферного дифференциального ОУ

Таблица 14. Режимы дробности микросхемы ADF4193

Условие (ПСПоткл) Размер повторения Разнос (интервал) помех

Если МОДУЛЬ кратен 2, но не 3 2xMOD Шаг сетки/2

Если МОДУЛЬ кратен 3, но не 2 3xMOD Шаг сетки/3

Если МОДУЛЬ кратен 6 6xMOD Шаг сетки/6

Иначе MOD Шаг сетки

Примечание. ПСПоткл — отключение псевдослучайной последовательности.

ADuC812

Тактовая частота контроллера Ведущий выход/ведомый вход

Порты

ввода/вывода

ADF4193

Вход тактовой частоты синтезатора

iНе можете найти то, что вам нужно? Попробуйте сервис подбора литературы.

Вход данных

Вход разрешения загрузки данных

Выход мультиплексора (детектор контроля синхронизма)

ADSP-21xx АРР4193

Тактовая частота DSP Вход тактовой

частоты синтезатора

Выход данных DSP Вход данных

Выход разрешения загрузки данных

загрузки данных

Флаги ввода/вы вода Выход мультиплексора (детектор контроля синхронизма)

Рис. 13. Варианты соединения синтезатора ADF4193 с контроллерами ADI

AVd,

= DVd,

= 3 В ±10%, VP1, VP2 = 5 В ±10%, VP3 = 5,35 ±5%,

AGND = DGND = GND = 0 В, RSET = 2,4 кОм, дБм в отношении 50 Ом, TA = Tmin.. .Tmax, если не указано особо.

Параметр Величина, не более Единицы измерения Условия проверки

10 нс Задержка начала времени разрешения загрузки данных относительно фронта тактов

*2 10 нс Задержка времени переключения фронта данных относительно фронта тактов

*3 10 нс Задержка времени переключения спада данных относительно фронта тактов

*4 15 нс Длительность высокого уровня тактов

*5 15 нс Длительность низкого уровня тактов

*6 15 нс Задержка фронта импульса загрузки относительно фронта тактов

*7 15 нс Ширина импульса загрузки

DB23

(MSB)

лл

yv

\__

X

\

DB1

(CONTROL BIT С2)

\

DB0 (LSB) (CONTROL BITC1)

Рис. 14. Типовые временные соотношения при записи управляющего слова в синтезатор частоты ДОР4193 при типовых параметрах эксплуатации

ной линии выходного колебания. Однако общий уровень фазовых шумов ухудшается в этом случае примерно на 10 дБ [1].

Но зато при этом число спектральных компонент резко возросло, а мощность выходного сигнала не изменилась. Следовательно, мощность каждой дискретной спектральной помеховой компоненты уменьшилась, и значительно. И спектр дискретных помех будет выглядеть лучше.

Следует лишь ответить на вопрос: что важнее в конкретном случае — дискретные побочные спектральные составляющие или фазовые шумы. Поэтому к использованию такого режима надо подходить взвешенно и при крайней необходимости. Кстати, при включенной рандомизации значение параметра MOD не может быть меньше 50.

Теперь несколько слов о частоте помех дробности при построении петли АФАП с использованием микросхемы ADF4193 (табл. 14).

Из таблицы 14 следует, что при включенной дробности помехи дробности могут быть меньше частоты шага сетки в 2, 3 или 6 раз, в зависимости от того, четный или нечетный параметр MOD, а также его кратности 3 и 6, и об этом не нужно забывать. Особенно при проектировании широкополосных синтезаторов: в наборе требуемых частот всегда найдется место самому неблагоприятному раскладу!

На рис. 12а показано изменение чувствительности синтезатора по RF-входу от входной частоты, а на рис. 12б — уровень фазо-

вых шумов на выходе встроенного буферного дифференциального ОУ.

На рис. 13 приведены примеры соединения информационно-управляющих входов синтезатора ADF4193 с «родными» контрол-

лерами фирмы ADI с помощью SPI-интерфейса.

Временные соотношения в циклах записи управляющих слов в синтезатор ADF4193 показаны на рис. 14.

Изучение теории цифрового синтеза частот [2, 5, 6, 7], чтение статей в журнале «Компоненты и технологии» [8] и «Современная электроника» [9], а также посещение странички [10] сайта Analog Devices Inc. позволяют в итоге так видоизменить параметры кольца АФАП, то есть петлевого фильтра, тока ЧФД и коэффициентов деления N и R, что результаты сторицей возвратят потраченное время инженера-разработчика.

Отладочные средства

Удобным инструментом для обкатки схем PLL-синтезаторов и тех радиоэлектронных структур, в которые в виде составных частей входят PLL-синтезаторы, являются демонстрационные платы (Evolution Boards), например Eval-ADF4193EB1 (GSM 1800) и Eval-ADF4193EB2. На первой плате уста-

новлен ГУН УС0190-1843Т с диапазоном перестройки 1805-1880 МГц (при размахе управляющего напряжения 5 Вс выхода ЧФД) компании Уап-Ь, а также петлевой фильтр, который обеспечивает полосу прозрачности кольца 60 кГц.

На второй плате Eval-ADF4193EB2 ГУН и петлевой фильтр отсутствуют. Используя фирменное ПО ADISimPLL версии 2,7 и выше, удобно изменять параметры кольца и отслеживать изменения выходного спектра. Но об этом в следующей статье. ■

Литература

1. http://www.analog.com/en/rfif-components/ pП-synthesizersvcos/adf4193/products/

2. Зарецкий М. М., Мовшович М. Е. Синтезаторы частоты с кольцом фазовой автоподстройки. Л.: Энергия, 1974.

3. Лейнов М. Л. и др. Цифровые делители частоты на логических элементах. М.: Энергия, 1975.

4. Шишов С. Я. Быстродействующий делитель частоты с переменным коэффициентом деления // Техника средств связи. Серия ТРС. 1981. Вып. 9.

5. Curtin M., O Bien P. PLL for HF receivers and Transmitters. Part 1-3. Analog Dialog, Volume 33, 1999.

6. Шапиро Д. Н., Паин А. А. Основы теории синтеза частот. М.: Радио и связь, 1981.

7. Рыжков А. В., Попов В. Н. Синтезаторы частот в технике радиосвязи. М.: Радио и связь, 1991.

8. Дмитриев С., Никитин Ю. Радиочастотный синтезатор частот с дробным коэффициентом деления ADF4153 // Компоненты и технологии. 2004. № 3.

9. Никитин Ю. Элементная база фазовой автоподстройки: системный подход // Современная электроника. 2008. № 1.

10. www.analog.com/pll

i Надоели баннеры? Вы всегда можете отключить рекламу.