CC BY
10УДК 621.38.049.774:001.891.573
DOI: 10.24151/1561-5405-2020-25-2-136-144
Моделирование влияния расположения кармана на параметры транзисторов в КМОП ИС с технологическими нормами менее 130 нм
А.А. Чердинцев, Г.А. Ковалев
Московский физико-технический институт (национальный исследовательский университет), г. Долгопрудный, Россия АО «ПКК Миландр», г. Москва, Россия
anton.cherdintsev@phystech.edu
В связи с сокращением длительности технологического процесса при производстве интегральных схем эффекты, связанные с расположением КМОП-транзисторов, оказывают значительное влияние на характеристики транзистора. Моделирование влияния эффекта близости кармана (Well Proximity Effect, WPE) на ранних этапах позволяет ускорить проектирование ИС путем уменьшения количества итераций корректировки схемы, происходящих в результате учета эффекта WPE на этапе топологии. В работе предложено характеризовать эффект WPE вновь введенным параметром, зависящим только от профиля распределения легирующей примеси в подзатворной области транзистора. Проведено моделирование учета влияния эффекта WPE на характеристики КМОП-транзистора в схеме токового зеркала при разном расположении транзистора относительно границы кармана. Для проверки полученной модели выполнено ее сравнение с моделью, основанной на результатах тестирования реальных транзисторов в среде автоматического проектирования Cadence Virtuoso. Результаты эксперимента показали совпадение характера и количественную корреляцию эмпирической зависимости и зависимости, полученной путем вычислений по новой модели. Это позволит решать задачу компенсации эффекта WPE на ранних этапах проектирования ИС.
Ключевые слова: технологический процесс; WPE; КМОП-транзистор; среда автоматического проектирования
Для цитирования: Чердинцев А.А., Ковалев Г.А. Моделирование влияния расположения кармана на параметры транзисторов в КМОП ИС с технологическими нормами менее 130 нм // Изв. вузов. Электроника. 2020. Т. 25. № 2. С. 136-144. DOI: 10.24151/1561-5405-2020-25-2-136-144
© А.А. Чердинцев, Г.А. Ковалев, 2020
Modeling of Influence of Well Location on Parameters in MOSFETs Integrated Circuits with Technological Norms Deeper than 130 nm
A.A. Cherdintsev, G.A. Kovalev
Moscow Institute of Physics and Technology, Moscow, Russia JS «Milandr ICC», Moscow, Russia
anton.cherdintsev@phystech. edu
Abstract. Due to reduction of the technological process in production of the integrated circuits the effects related to MOSFET location show strong influence on the MOSFET characteristics. Therefore, it is important to consider these effects at the design stage. In the work the influence of the of the well proximity effects has been studied, the parameter f , characterizing the WPE contribution, has been introduced. The mathematical model of the influence of the WPE effect on the MOSFET characteristics in the current mirror has been built. The simulation with different MOSFET location relative to the well boundary has been performed. To confirm the obtained model, its comparison with the model, based on the results of testing real MOSFETs in the automatic design testing Cadence Virtuoso, has been made. During the experiment the symmetry of the current mirrors, i.e. the difference between the input and output currents in percent from an average value, has been studied. The experimental results have demonstrated the qualitative and quantitative correlation of empirical dependence and of the dependence obtained by calculations on a new model. This will permit to solve the problem of the WPE effect compensation.
Keywords. technology process; WPE; MOSFET; CAD
For citation. Cherdintsev A.A., Kovalev G.A. Modeling of influence of well location on parameters in MOSFETs integrated circuits with technological norms deeper than 130 nm. Proc. Univ. Electronics, 2020, vol. 25, no. 2, pp. 136-144. DOI. 10.24151/1561-5405-2020-25-2-136-144
Введение. Уровень концентрации легирующей примеси под затвором является ключевым физическим параметром, определяющим работу транзистора. Поэтому эффекты, меняющие профиль распределения примеси и влияющие на характеристики транзистора, следует учитывать. В работе [1] утверждается, что до технологических норм 250 нм воздействие подобных эффектов несущественно. Однако при технологических нормах менее 130 нм начинают проявляться краевые эффекты, вызывающие деградацию параметров транзисторов и влияющие на работу схемы в целом. Один из таких эффектов - близость кармана (Well Proximity Effect, WPE). Современные исследования показывают, что отклонения реальных выходных характеристик от рассчитанных могут достигать 50 % [2]. Особенно это проявляется в схемах, зависящих от симметричности характеристик входящих в них транзисторов (например, токовое зеркало или дифференциальная пара). Вследствие этого возникает необходимость учета краевого эффекта на этапе разработки схемы блока (рис.1), для чего требуются новые
упрощенные модели для начального моделирования. Однако теоретическое описание эффекта WPE связано с трудностями, возникающими при попытке точного учета влияния всех остальных физических эффектов.
Цель настоящей работы - теоретическое исследование эффекта WPE, построение новой математической модели его влияния на характеристики полевого транзистора и проведение с ее помощью моделирования электрической схемы токового зеркала, спроектированной при разном топологическом расположении транзисторов относительно границы кармана. Для проверки новой модели проведено ее сравнение с существующей моделью, представленной фирмой TSMC и основанной на результатах тестирования реальных транзисторов в среде автоматического проектирования Cadence Virtuoso, которую можно использовать только на этапе моделирования топологии. Новая модель используется на этапе разработки блока и необходима для ее удешевления.
В современных технологиях производства транзисторов применяется ионная имплантация атомов примеси для формирования ретроградного профиля примеси в подложке. В процессе ионной имплантации ионы, летящие по нормали к поверхности, рассеиваются маской фоторезистора под разными углами и встраиваются в поверхность подложки вблизи краев кармана (рис.2) [2]. В результате на характерном расстоянии от маски 1-2 мкм заметно повышается концентрация примеси в подложке транзистора, что вызывает изменение его порогового напряжения и ВАХ.
Эффект WPE впервые описан и теоретически обоснован в работах [3, 4].
В работе [2] рассмотрены два эффекта, которые связаны с расположением транзистора, - STI (мелкая щелевая изоляция) и WPE, а также приведены экспериментальные данные. Влияние эффекта WPE на работу операционного усилителя исследовано в [5] на примерах схем операционного усилителя. Моделирование влияния эффекта WPE на пороговое напряжение проведено в работах [1, 6, 7]. В статье [8] исследовано влияние данного эффекта на цифровые схемы. Изменение порогового напряжения и других параметров транзистора под влиянием эффекта WPE в современных технологиях показано в работе [9]. В работе [10] описан эксперимент с кремниевой пластиной с использованием технологии CMOS. С целью оценки изменения профиля легирующей примеси ионной имплантацией проведено TCAD-моделирование методом Монте-Карло.
Рис.1. Маршрут проектирования аналогового блока, разработанный в АО «ПКК Миландр» Fig.1. Part of analog design route «Milandr»
Рис.2. Распределение примеси при ионной имплантации [2]. а - ионная имплантация; б - транзисторы (в разрезе) с S- и ^-ориентированным каналом Fig.2. Dopant distribution after ion implantation [2]. a - ion implantation; b - transistors with S- and D-oriented channels
Описание модели. Принятый профиль концентрации вносит изменения только в конечные результаты моделирования, а не в саму модель. В силу того что точные аналитические выражения для характеристик транзистора очень сложны, модель строится с учетом следующих основных допущений:
1. Подзатворная область идеальная, т.е. разность работ выхода электронов из металла и полупроводника равна 0; существуют только заряд в полупроводниковой части и равный ему заряд противоположного знака в металлической части; сопротивление диэлектрика бесконечное.
2. Подвижность носителей постоянная (так как она слабо меняется по сравнению с остальными параметрами).
3. Концентрация примеси меняется согласно рис.3 [10].
Рис.3. Характерный график распределения примеси [10] Fig.3. Graph of dopant distribution [10]
4. Обратные токи утечки р-п-перехода пренебрежимо малы.
5. Разность фь уровня Ферми в собственном полупроводнике Е, и уровня Ферми Ер меняется слабо и остается линейной на протяжении всей длины подзатворной части транзистора.
С учетом принятых допущений изменения в поведении ключевых параметров транзистора удается описать с помощью дополнительного параметра / характеризующего неравномерность распределения легирующей примеси в подзатворной области. Для конкретного МОП-транзистора параметр / вычисляется по формуле
f=;
dx
уЩХ) '
где L - длина подзатворной области; ^(х) - форма распределения примеси.
В зависимости от расположения на плате существуют три вида транзисторов: ^-ориентированные, ¿'-ориентированные и транзисторы, не подверженные влиянию краевых эффектов. Главное отличие ^-ориентированного транзистора от ¿-ориентиро-ванного заключается в том, какая сторона транзистора находится ближе к краю кармана. Для ^-ориентированного транзистора это сток, а для ¿-ориентированного - исток. Для определения профиля концентрации использованы данные из работы [10] (см. рис.3).
Из рис.3 видно, что зависимость на малых расстояниях обратно квадратичная, а на расстояниях более 1,4 мкм концентрация становится постоянной (N00 = 2 1016 см3). Для простоты примем N = 2^0, что достигается на расстоянии 10 = 1 мкм, и х0 - расстояние от края кармана до подзатворной части транзистора. На рис.4 изображены D- и ¿-ориентированные транзисторы с учетом уменьшения эффективной длины канала и графики концентрации легирующей примеси.
Для D-ориентированного транзистора параметр / определяется выражением
Leff + Х 0
f = ' l
V. 1 I
x dx
где Leff■ - эффективная длина канала; ^ - разность между начальной длиной канала L и L,
Рис.4. Графики концентрации легирующей примеси ^-ориентированного (а)
и ^-ориентированного (б) транзисторов Fig.4. Graphs of dopant distribution for D-oriented (a) and ^-oriented (b) MOSFETs
0
Для ¿'-ориентированного транзистора параметр f определяется выражением
(Leff + Х0- Х ) dx
f = J
1О Ш1
Если транзистор отстоит от края кармана дальше чем на 1,4 мкм, то для него параметр / вычисляется по формуле
г=—
С помощью найденной зависимости концентрации можно найти эффективную длину канала Leff. Так как степень легирования на стоке Ы >> Ыа, то с достаточно большой точностью можно принять, что напряжение падает только на обедненном слое. С подобным допущением получаем:
- для ^-ориентированного транзистора
■f
Г Т ЬТ Т l'2 (VDS V sat )е
Leff=L-b -----—2-:
для ¿-ориентированного транзистора
,,=L-S L=L J 2 (VdsL+xо)
I qN,l,r для транзистора, не подверженного краевым эффектам,
Здесь - напряжение сток-исток; - напряжение сток-исток насыщения; 8 -электрическая постоянная; q - элементарный электрический заряд.
Проблема взаимной зависимости параметров / и Leff при подсчете решается итерационным методом. Сначала подсчитывается / при допущении неизменной длины канала, а затем - его эффективная длина Lef. После подсчета вычисляются пороговое напряжение и ток через транзистор по формулам
v,=2 ф»+lUC^Î ,
j = KW_ ( Vos - V, )2
Leff 2
где C - удельная емкость (емкость на единицу площади); K - удельная крутизна транзистора; W - ширина канала; Vos - напряжение затвор-исток.
В ходе экспериментального исследования сравнивались симметричности токовых зеркал (разность входного и выходного токов в процентах от среднего значения) для SDSD расположения транзисторов (рис.5).
Рис.5. Схема расстановки транзисторов Fig.5. Scheme of arrangement of MOSFETs
Рис.6. Графики симметричности в зависимости от тока для разных значений x0: а - модель Cadence
фирмы TSMC; б - разработанная модель Fig. 6. Symmetry graphs of depending on the current for different values xo: a - Cadence model;
b - new model
Симметричность определяется как
2( 1 out 1 in)
1out +1n
100%
где Iin - входной ток в токовом зеркале; Iout - выходной ток в токовом зеркале.
На рис.6 для двух моделей представлены графики симметричности в зависимости от тока при разных значениях xo.
Заключение. Результаты экспериментов показывают совпадение характера зависимостей, полученных путем вычислений по предложенной в работе модели и эмпирической модели, имеющейся в среде CADENCE. Кроме того, отмечена количественная корреляция между полученными зависимостями при токе более 4 мкА, хотя и недостаточно точная. Разночтения можно объяснить несовершенством теоретической модели, большим количеством допущений, возможным несовпадением профиля распределения легирующей примеси [4] с реальным профилем распределения, а также влиянием других эффектов, связанных с расстоянием до края кармана и не рассмотрен-
ных в настоящей работе. Однако, несмотря на это, при больших токах (более 2 м^) и расстояниях до 1,4 мкм полученная модель достаточно точно коррелирует с результатами эксперимента.
Таким образом, для компенсации WPE-эффекта необходимо максимально возможное удаление КМОП-транзистора от края кармана, а также использование dummy-тран-зисторов. Комбинирование этих двух приемов позволит почти полностью исключить негативное влияние WPE-эффекта. Однако, как показывает полученная теоретическая модель, влияние WPE-эффекта может быть и позитивным, что требует дополнительных исследований.
Литература
1. Sheng H., Bettinger T., Bates J. The impact of deep trench and well proximity on MOSFET performance // 2015 International Conference on Microelectronic Test Structures. 2005. P. 82-85.
2. DrennanP.G., KnifinиM.L., Locascio D.R. Implications of proximity effects for analog design // IEEE 2006 Custom Intergrated Circuits Conference. 2006. Vol. 21. P. 169-176
3. Hook T.B., Brown J., Cottrell P. Lateral ion implant straggle and mask proximity effect // IEEE Transactions on Electron Devices. 2003. Vol. 50. No. 9. P. 1946-1951.
4. Hook T.B., Brown J., Tian X. Proximity effects and VLSI design // 2005 IEEE International Conference on Integrated Circuit and Technology. 2005. P. 167-170.
5. Tuotian Liao, Lihong Zhang. Analog integrated circuit sizing and layout dependent effects. a review // Microelectronics and Solid State Electronics. 2014. Vol. 3(1A). P. 17-29.
6. Colin McAndrew. Proximity effect modeling. Operation and modeling of the MOS transistor. 3rd Ed., by Yannis Tsividis and Colin McAndrew. Oxford University Press, 2011. Ch. 9.
7. Watts J., Su K.-W., BaselM. Netlisting and modeling well-proximity effects // Transactions on Electron Devices. 2006. Vol. 53. No 9. P. 2179-2186.
8. Impact of well edge proximity effect on timing / T. Kanamoto, Y. Ogasahara, K. Natsume et al. // IEICE Transactions on Fundamentals of Electronics Computer Scinsec. 2008. Vol 91-A. P. 3461-3464.
9. Layout dependent effect. impact on device performance and reability in recent CMOS nodes / C. Ndi-aye, V. Huard, R. Bertholon et al. // 2016 IEEE International Integrated Reliability Workshop. 2016. P. 24-28.
10. Modeling well edge proximity effect on highly-scaled MOSFETs / Y-M. Sheu, K.-W. Su, Sh.-J. Yang et al. // Proc. of the IEEE 2005 Custom Integrated Circuits Conference. 2005. Vol. 53. P. 831-834.
Поступила в редакцию 30.09.2019 г.; после доработки 26.12.2019 г.; принята к публикации 28.01.2020 г.
Чердинцев Антон Александрович - студент Московского физико-технического института (национального исследовательского университета) (Россия, 141701, г. Долгопрудный, Институтский пер., 6А), инженер АО «ПКК Миландр» (Россия, 124498, г. Москва, г. Зеленоград, Георгиевский пр., д.5), anton.cherdintsev@phystech.edu
Ковалев Глеб Анатольевич - студент Московского физико-технического института (национального исследовательского университета) (Россия, 141701, г. Долгопрудный, Институтский пер., 6А), инженер АО «ПКК Миландр» (Россия, 124498, г. Москва, г. Зеленоград, Георгиевский проспект, д.5), gleb.kovalev@phystech.edu
References
1. Hanyu Sheng, Tamara Bettinger, John Bates. The impact of deep trench and well proximity on MOSFET performance. International Conference on Microelectronic Test Structures, 2015, pp. 82-85.
2. Drennan P.G., КшШпи M.L., Locascio D.R. Implications of proximity effects for analog design. IEEE 2006Custom Intergrated Circuits Conference. 2006, vol. 21, pp. 169-176.
3. Hook T.B., Brown J., Cottrell P. Lateral ion implant straggle and mask proximity effect. IEEE Transactions on Electron Devices, 2003, vol. 50, no. 9, pp. 1946-1951.
4. Hook T.B., Brown J., Xiaowei T. Proximity effects and VLSI design. IEEE International Conference on Integrated Circuit and Technology, 2005, pp. 167-170.
5. Tuotian Liao, Lihong Zhang. Analog integrated circuit sizing and layout dependent effects: A review. Microelectronics and Solid State Electronics, 2014, vol. 3(1A), pp. 17-29.
6. Colin McAndrew. Proximity Effect Modeling. Operation and Modeling of the MOS Transistor. 3rd ed. Ed. by Yannis Tsividis and Colin McAndrew. Oxford University Press, 2011, Ch. 9.
7. Josef Watts, Ke-Wei Su, and Mark Basel. Netlisting and modeling well-proximity effects. Transactions on Electron Devices, 2006, vol. 53, no. 9, pp. 2179-2186.
8. Toshiki Kanamoto, Yasuhiro Ogasahara, Keiko Natsume, Kenji Yamaguchi, Hiroyuki Amishiro, Tetsuya Watanabe and Masanori Hashimoto. Impact of well edge proximity effect on timing. IEICE transactions on fundamentals of electronics communications and computer sciences, 2008, vol. 91-A, pp. 3461-3464.
9. Ndiaye C., Huard V, Bertholon R., Rafik M., Federspiel X., Bravaix A. Layout dependent effect: Impact on device performance and reability in recent CMOS nodes. IEEE International Integrated Reliability Workshop, 2016, pp. 24-28.
10. Yi-Ming Sheu, Ke-Wei Su, Sheng-Jier Yang, Hsien-Te Chen, Chih-Chiang Wang, MingJer Chen. Modeling well edge proximity effect on highly-scaled MOSFETs. Proceedings of the IEEE 2005 Custom Integrated Circuits Conference, 2005, vol. 53, pp. 831-834.
Received 30.09.2019; Revised 26.12.2019; Accepted 28.01.2020. Information about the authors:
Anton A. Cherdintcev - Student, Moscow Institute of Physics and Technology (Russia, 141701, Dolgoprudny, Institutsky per., 6A), Engineer, JS «Milandr ICC» (Russia, 124498, Moscow, Zelenograd, Georgievsky pr., 5), anton.cherdintsev@phystech.edu
Gleb A. Kovalev - Student, Moscow Institute of Physics and Technology (Russia, 141701, Dolgoprudny, Institutsky per., 6A), Engineer, JS «Milandr ICC» (Russia, 124498, Moscow, Zelenograd, Georgievsky pr., 5), gleb.kovalev@phystech.edu
r \ Уважаемые авторы и читатели!
Вышел в свет журнал
RUSSIAN MICROELECTRONICS
Vol. 48, No. 7,2019. - ISSN PRINT: 1063-7397,
ISSN ONLINE: 1608-3415,
в котором опубликованы избранные статьи
журнала «Известия вузов. Электроника».
http://pleiades.online http://link.springer.com
\ J
