МОДЕЛИРОВАНИЕ БЛОКА ВОССТАНОВЛЕНИЯ ТАКТОВОЙ ЧАСТОТЫ И ДАННЫХ НА ОСНОВЕ СХЕМЫ ФАЗОВОЙ АВТОПОДСТРОЙКИ ЧАСТОТЫ Текст научной статьи по специальности «Электротехника, электронная техника, информационные технологии»

КРАТКИЕ СООБЩЕНИЯ BRIEF REPORTS

УДК 691.391:519.725:537.86 DOI: 10.24151/1561-5405-2021-26-3-4-324-327

Моделирование блока восстановления тактовой частоты и данных на основе схемы фазовой автоподстройки частоты

А.В. Злобин, В.И. Клюкин, Ю.К. Николаенков

Воронежский государственный университет, г. Воронеж, Россия micro138@phys. vsu. ru

Во многих СБИС для передачи информации через нетерминированную линию используются полноамплитудные КМОП-драйверы. Пропускная способность такого межсоединения в большей степени ограничена длиной линии, а не производительностью КМОП-драйверов. Поскольку канал передачи сильно искажает передаваемую информацию, наиболее распространенное решение данной проблемы -применение блоков восстановления тактового сигнала, роль которых заключается также и в извлечении самих данных. В работе рассмотрен процесс построения блока восстановления тактовой частоты и данных на основе однопетлевой схемы фазовой автоподстройки частоты, не требующей опорного периодического сигнала. Поведенческая модель схемы разработана на языке описания аппаратуры Verilog-AMS, моделирование блока на транзисторном уровне проведено по 90-нм КМОП-технологии. При этом время восстановления составило 4,8 мкс при показателе джиттера восстановления тактового сигнала 7,6 пс. Полученные значения выходных параметров разработанного блока восстановления тактовой частоты и данных на основе схемы фазовой автоподстройки частоты находятся на уровне лучших зарубежных аналогов.

Ключевые слова: восстановление тактовой частоты; фазовая автоподстройка частоты; линейное кодирование

Для цитирования: Злобин А.В., Клюкин В.И., Николаенков Ю.К. Моделирование блока восстановления тактовой частоты и данных на основе схемы фазовой автоподстройки частоты // Изв. вузов. Электроника. 2021. Т. 26. № 3-4. С. 324-327. DOI: 10.24151/1561-54052021-26-3-4-324-327

© А.В. Злобин, В.И. Клюкин, Ю.К. Николаенков, 2021

Clock Signal and Data Recovery Unit Modeling Based on Phase-Locked-Frequency Scheme

A.V. Zlobin, V.I. Klyukin, Yu.K. Nickolaenkov

Voronezh State University, Voronezh, Russia micro138@phys. vsu. ru

Abstract: In many VLSIs, full amplitude CMOS drivers are used for information transfer via unterminated line. What is more, path length decreases carrying capacity of such interconnection in a greater degree than CMOS drivers' performance. Because transmit channel considerably garbles transferred information, prevailing solution to this problem are clock data recovery blocks the role of which is to retrieve data along with recovering clock signal. In this work, the process of constructing a clock signal and data recovery unit based on a single-loop phase-locked-frequency scheme that does not require a reference periodic signal is considered. The development of its behavioral model was carried out in the Verilog-AMS hardware description language, and the block modeling at the transistor level was carried out in the 90 nm CMOS technology. In this case, the recovery time was 4.8 microseconds, and the «jitter» indicator of clock signal recovery unit was 7.6 ps. The obtained values of developed clock signal and data recovery unit's output parameters are up to the best foreign analogues.

Keywords: clock signal recovery; phase-locked frequency; automatic frequency control; linear coding

For citation: Zlobin A.V., Klyukin V.I., Nickolaenkov Yu.K. Clock signal and data recovery unit modeling based on phase-locked-frequency scheme. Proc. Univ. Electronics, 2021, vol. 26, no. 3-4, pp. 324-327. DOI: 10.24151/1561-5405-2021-26-3-4-324-327

Производительность цифровых систем на сегодняшний день ограничена пропускной способностью интерфейсов между чипами, платами и устройствами. Несмотря на тенденцию к повышению скорости обработки информации во встраиваемых системах с момента появления интегральных микросхем, системы передачи информации не отличаются быстрым ростом пропускной способности. Во многих СБИС для передачи информации через нетерминирован-ную линию используются полноамплитудные КМОП-драйверы, причем пропускная способность такого межсоединения больше ограничена длиной линии, чем производительностью КМОП-драйверов. Поскольку канал передачи существенно искажает передаваемую информацию, наиболее распространенным решением данной проблемы является применение блоков восстановления тактового сигнала (ВТС), роль которых заключается также и в извлечении самих данных. Результаты анализа различных архитектур блоков ВТС показывают [1, 2], что схема на основе фазовой автоподстройки частоты (ФАПЧ) оптимальна по занимаемой площади, энергопотреблению, показателям стабильности и производительности.

Однопетлевая структурная схема рассматриваемого блока ВТС, состоящая из фазового детектора (ФД), генератора подкачки заряда (ГПЗ) на транзисторах Т и Т2, фильтра низких частот (ФНЧ), образованного резистором R и конденсаторами Сь С2, а также генератора, управляемого напряжением (ГУН), приведена на рис.1.

ФД сопоставляет входной сигнал D с тактовым сигналом восстановленной опорной частоты f,n с генератора ГУН и при правильном фазовом отношении этих сигналов на выходе Q формирует сигнал, представляющий собой данные со входа, тактируемые задним фронтом f,H. Для получения гарантированного изменения состояния сигнала на входе ФД в течение большого промежутка времени используются схемы линейного кодирования типа 8b/10b, 64b/66b, 128b/130b и т.п., преобразующие исходные слова в символы большей разрядности с целью достижения баланса «нулей» и «единиц», что обеспечивает стабильную работу блока ВТС [1].

Рис.1. Структура блока ВТС на основе схемы ФАПЧ Fig.1. Structure of the PTS block based on the PLL scheme

Тактовый сигнал fon формируется ГУН при номинальном управляющем напряжении UBX, т.е. повышение или понижение UBX позволяет менять fan и, соответственно, фазу подаваемого на вход ФД сигнала. Изменение ивх осуществляет ГПЗ, заряжающий или разряжающий емкости ФНЧ в зависимости от состояния выходов ФД (Up и Down). В реальных условиях работы ГУН выходные сигналы ФД практически не перекрываются, за счет ФНЧ их импульсные воздействия на fen усредняются. Таким образом, существенный вклад в изменение /оп может внести только значительное расхождение сигналов Up и Down [2].

Для устойчивой работы системы ФАПЧ с низким уровнем ее собственных шумов важную роль играет полоса пропускания ФНЧ, являющаяся компромиссом между быстродействием и джиттером (фазовым шумом) выходного сигнала. Для сигналов в гигагерцевом частотном диапазоне оптимальная ширина полосы пропускания ФНЧ должна быть на три порядка меньше (единицы мегагерц) [3].

Разработанный блок ВТС содержит линейный ФД, ГПЗ, ФНЧ с полосой пропускания 848 кГц, ГУН и работает с входными данными на скорости 1 Гбит/с. Структура ФД приведена на рис.2. Для генерации сигналов Up и Down использованы логические элементы «Исключающее ИЛИ», определяющие, запаздывает ли тактовый сигнал относительно приходящего потока данных или опережает его [4]. В качестве ГУН использована конфигурация на основе дифференциальных КМОП-инверторов с трехканальной регулировкой усиления [5], имеющая повышенную линейность характеристики управления и диапазон рабочих частот до 2,5 ГГц.

Рис.2. Структура ФД бинарного типа Fig.2. Structure of the binary type FD

Поведенческая модель блока ВТС построена с помощью языка описания аппаратуры Verilog-AMS, выходные параметры получены путем схемотехнического моделирования по 90-нм КМОП-технологии в условиях воздействия входного псевдослучайного сигнала (PRBS-7) с частотой 1 ГГц. Время синхронизации составило 4,8 мкс при показателе джиттера 7,6 пс. Блок ВТС стабильно работает при частоте ГУН, равной удвоенной частоте входного потока данных, т.е. при ивх = 500 мВ, /оп = 2 ГГц.

Таким образом, использование для поведенческого моделирования на языке Verilog-AMS блока ВТС значительно уменьшает вычислительные затраты. Применение в составе блока ВТС однопетлевой схемы ФАПЧ позволяет исключить дополнительный опорный сигнал и сократить

занимаемую площадь кристалла, однако увеличивает время установления синхронизации. Полученные значения выходных параметров разработанного блока ВТС находятся на уровне лучших зарубежных аналогов.

Литература

1. Hsieh M., Sobelman G.E. Architectures for multi-gigabit wire-linked clock and data recovery // IEEE Circuits and Systems Magazine. 2008. Vol. 8 (4). P. 45-47. DOI: https://doi.org/10.1109/MCAS.2008.930152

2. Сухман С.М., Бернов А.В., Шевкопляс Б.В. Синхронизация в телекоммуникационных системах: Анализ инженерных решений. М.: Эко-Трендз, 2002. 268 с.

3. Бормонтов Е.Н., Клюкин В.И., Быстрицкий С.А. Влияние параметров фильтра низких частот на характеристики ФАПЧ // Твердотельная электроника и микроэлектроника: межвуз. сб. науч. тр. Вып. 8. Воронеж: ВГТУ, 2009. С. 4-9.

4. Alexander J.D.H. Clock recovery from random binary signals // Electronic Letters. 1975. Vol. 11. Iss. 22. P. 541-542. DOI: https://doi.org/10.1049/el:19750415

5. Быстрицкий С.А., Клюкин В.И., Бормонтов Е.Н. Кольцевой генератор, управляемый напряжением, для высокоскоростных систем ФАПЧ // Изв. вузов. Электроника. 2013. № 6 (104). С. 17-23.

Поступило в редакцию 25.03.2021 г.; после доработки 25.03.2021 г.; принято к публикации 14.04.2021 г.

Злобин Александр Викторович - аспирант физического факультета Воронежского государственного университета (Россия, 394006, г. Воронеж, Университетская пл., 1), alexandrojke@gmail.com

Клюкин Владимир Иванович - кандидат технических наук, доцент кафедры физики полупроводников и микроэлектроники Воронежского государственного университета (Россия, 394006, г. Воронеж, Университетская пл., 1), micro138@phys.vsu.ru

Николаенков Юрий Кимович - кандидат технических наук, доцент кафедры физики полупроводников и микроэлектроники Воронежского государственного университета (Россия, 394006, г. Воронеж, Университетская пл., 1), ynickolaenkov@yandex.ru

References

1. Hsieh M., Sobelman G.E. Architectures for multi-gigabit wire-linked clock and data recovery. IEEE Circuits and Systems Magazine, 2008, vol. 8 (4), pp. 45-47. DOI: https://doi.org/10.1109/MCAS.2008.930152

2. Sukhman S.M., Bernov A.V., Shevkoplyas B.V. Synchronization in Telecommunication Systems: Analysis of Engineering Solutions. Moscow, Eco-Trends Publ., 2002. 268 p. (In Russian.)

3. Bormontov E.N., Klyukin V.I., Bystritsky S.A. Low-pass filter parameters influence on PLL characteristics. Tverdotel'naya elektronika i mikroelektronika, mezhvuz. sb. nauchn. tr. = Solid-state electronics and microelectronics: inter-university collection of scientific papers. Iss. 8. Voronezh, VSTU, 2009, pp. 4-9. (In Russian).

4. Alexander J.D.H. Clock recovery from random binary signals. Electronic Letters, 1975, vol. 11, iss. 22, pp. 541-542. DOI: https://doi.org/10.1049/el:19750415

5. Bystritsky S.A., Klyukin V.I., Bormontov E.N. Voltage controlled ring oscillator for high frequency PLL systems. Izvestiya vuzov. Elektronika = Proceedings of University. Electronics, 2013, no. 6 (104), pp. 17-23. (In Russian).

Received 25.03.2021; Revised 25.03.2021; Accepted 14.04.2021.

Information about the authors:

Alexandr V. Zlobin - PhD student of the Physics Department, Voronezh State University (Russia, 394006, Voronezh, Universitetskaya sq., 1), alexandrojke@gmail.com

Vladimir I. Klyukin - Cand. Sci. (Eng.), Assoc. Prof. of the Semiconductor Physics and Microelectronics Department, Voronezh State University (Russia, 394006, Voronezh, Universitetskaya sq., 1), micro 138@phys.vsu.ru

Yury K. Nickolaenkov - Cand. Sci. (Eng.), Assoc. Prof. of the Semiconductor Physics and Microelectronics Department, Voronezh State University (Russia, 394006, Voronezh, Universitetskaya sq., 1), ynickolaenkov@yandex.ru