CC BY
19СХЕМОТЕХНИКА И ПРОЕКТИРОВАНИЕ CIRCUIT ENGINEERING AND DESIGN
УДК 004.3'12:004.051 DOI: 10.24151/1561-5405-2020-25-5-410-422
Модели и методы анализа структуры коммутационных ресурсов ПЛИС
Обзор
Р.Ж. Чочаев1, Д.Л. Железников1, Г.А. Иванова1, С.В. Гаврилов1'2, В.И. Эннс3
1Институт проблем проектирования в микроэлектронике Российской академии наук, г. Москва, Россия 2Национальный исследовательский университет «МИЭТ», г. Москва, Россия
3Научно-исследовательский институт молекулярной электроники, г. Москва, Россия
s.g@ippm.ru
До настоящего времени при решении задачи анализа и оценки структуры трассировочных ресурсов ПЛИС на ранних этапах проектирования доминировал подход, суть которого в прохождении полного маршрута проектирования (логический синтез, размещение, трассировка) на наборе тестовых схем с последующей оценкой различных параметров для каждой анализируемой архитектуры ПЛИС. Данный подход требует много времени и вычислительных ресурсов, а также наличия готового и настроенного на данную архитектуру САПР. Современные ПЛИС содержат больше миллиона логических вентилей, следовательно применение такого подхода неэффективно. Поэтому большое внимание уделяется построению различных моделей, позволяющих оценить структуру коммутационных ресурсов на ранних этапах, не прибегая к полному прохождению маршрута проектирования. В работе представлен детальный обзор существующих моделей и методов анализа структуры коммутационных ресурсов ПЛИС. Приведено сравнение методов и моделей, выполнена оценка их эффективности и возможности применения при проектировании отечественных ПЛИС. Установлено, что наиболее оптимальным подходом для анализа произвольных структур коммутационных ресурсов ПЛИС является разработка и применение смешанных методов. Это позволит получить точные модели, а также значительно сократить время разработки и выхода на рынок.
Ключевые слова: автоматизация проектирования; программируемые логические интегральные схемы; FPGA; САПР; анализ архитектуры ПЛИС
© Р.Ж. Чочаев, ДА. Железников, Г.А. Иванова, С.В. Гаврилов, В.И. Эннс, 2020
Для цитирования: Модели и методы анализа структуры коммутационных ресурсов ПЛИС. Обзор / Р.Ж. Чочаев, Д.А. Железников, Г.А. Иванова и др. // Изв. вузов. Электроника. 2020. Т. 25. № 5. С. 410-422. DOI: 10.24151/1561-5405-2020-25-5-410-422
FPGA Routing Architecture Estimation Models and Methods
Review
R.Zh. Chochaev1, D.A. Zheleznikov1, G.A. Ivanova1, S. V. Gavrilov12, V.I. Enns3
1Institute for Design Problems in Microelectronics of Russian Academy of Sciences, Moscow, Russia
2National Research University of Electronic Technology, Moscow, Russia 3Molecular Electronics Research Institute, Moscow, Russia
s.g@ippm.ru
Abstract: The problem of analyzing and evaluating the structure of FPGA routing resources at early stages of the design flow presents great interest for researchers. Until now, an approach, consisting in passing the full design flow (logic synthesis, placement, routing) on a set of the test circuits with subsequent estimation of various parameters for each FPGA architecture being analyzed, had been dominant. Despite the high accuracy, this approach has a long runtime and requires lots of computing resources, as well as CAD tuned to the analyzed FPGA architecture. Modern FPGA contain more than a million logical gates, therefore, the application of such approach is inefficient. Today, more attention is paid to the development of various models, which allows to evaluate the structure of the routing resources at early stages without using the benchmark circuits. In this work an overview of the existing models and methods for analyzing the structure of FPGA routing resources has been presented. A comparison of the methods and models has been performed, the estimation of their efficiency and possibility of application for designing domestic FPGA has been made. It has been found that the most optimal approach for analyzing of arbitrary structures of the routing resources FPGA is the development and application of mixed methods. This will allow to obtain the accurate models as well as to significantly reduce the development and market entry time.
Keywords: field programmable gate arrays; integrated circuit modeling; mathematical model; analytical models; design automation; routing; wires; benchmark testing
For citation: Chochaev R.Zh., Zheleznikov D.A., Ivanova G.A., Gavrilov S.V, Enns V.I. FPGA routing architecture estimation models and methods. Review. Proc. Univ. Electronics, 2020, vol. 25, no. 5, pp. 410-422. DOI: 10.24151/1561-5405-2020-25-5-410-422
Введение. С момента появления первых ПЛИС в середине 1980-х гг. оценка структуры коммутационных ресурсов ПЛИС стала актуальной задачей, особенно в связи со стремительным ростом логической емкости ПЛИС. На сегодняшний день существуют два основных подхода к оценке архитектуры ПЛИС. В основе первого подхода лежат экспериментальные методы, которые заключаются в прохождении полного маршрута проектирования на наборе тестовых схем [1-5]. Для таких методов характерна высокая
точность оценки, сопровождаемая большими вычислительными и временными затратами. Второй, теоретический, подход позволяет оценить структуру коммутационных ресурсов на ранних этапах, не прибегая к полному прохождению маршрута проектирования [6-13]. Его применение позволяет расширить спектр анализируемых архитектур и значительно сократить время проектирования новых ПЛИС [14].
В настоящей работе представлены обзор и анализ современных методов и моделей оценки коммутационных ресурсов ПЛИС. Приведено сравнение методов и моделей, выполнена оценка их эффективности и возможности применения при проектировании отечественных ПЛИС.
Обзор структур коммутационных ресурсов ПЛИС. Ключевым элементом ПЛИС является логический блок (ЛБ), который состоит из N базовых логических элементов (БЛЭ), или конфигурируемых логических блоков (КЛБ). Классический БЛЭ включает в себя триггер и ячейку асинхронной памяти LUT (look-up table) с ^-входами, которая может реализовать любую логическую функцию от ^-переменных (рис.1).
Рис.1. Структура классического БЛЭ Fig.1. Basic logic element
В зависимости от расположения логических блоков и структуры коммутационных ресурсов можно выделить два основных класса ПЛИС: островные и иерархические.
Структура островной (island-style) ПЛИС представлена на рис.2. В данной архитектуре конфигурируемые блоки равномерно распределены между узлами коммутации и линиями связи по всей площади кристалла, образуя матрицу. К островным ПЛИС можно отнести ПЛИС серии Xilinx 4000 [15], Altera Stratix II [16]. Важными элементами коммутационной структуры островной ПЛИС являются блоки коммутации (connection box, CB) и блоки маршрутизации (switch box, SB). Блоки коммутации необходимы для подключения входов и выходов БЛЭ к горизонтальным и вертикальным трассировочным каналам шириной W и характеризуются коэффициентом разветвления Fc. Блоки маршрутизации предназначены для сегментации трассировочных каналов и также характеризуются коэффициентом разветвления Fs [17] (рис.3).
Рис.2. Структура островной ПЛИС (К - блок
коммутации; М - блок маршрутизации) Fig.2. An island-style FPGA (К - switching unit; М - routing unit)
0
1
2
О 1 2
ЛБ in out / ЛБ in out
Рис.3. Блок маршрутизации Fs = 6 (а) и блок коммутации Fc = 2 (б) [6] Fig.3. Switch box Fs = 6 (a) and connection box Fc = 2 (b) [6] details
В иерархических ПЛИС коммутационные ресурсы имеют многоуровневую структуру. Трассировка соединений между соседними БЛЭ не требует большого числа коммутаторов и не выходит за пределы нижнего уровня, в то время как для коммутации удаленных друг от друга на достаточно большое расстояние КЛБ необходим переход с нижних уровней коммутации на верхние и обратно. К иерархическим можно отнести ПЛИС Altera серии APEX [18] (рис.4), FLEX 10K [19]. Для связи БЛЭ в пределах группы используется локальная шина, а на верхнем уровне иерархии - непрерывные трассы FastTrack, связывающие отдаленные части схем.
Рис.4. Структура иерархической ПЛИС Altera серии APEX [18] Fig.4. Altera APEX FPGA [18]
В ПЛИС соединения для коммутации могут быть реализованы в двух исполнениях: single-driver и multi-driver (рис.5) [20]. В случае применения исполнения multi-driver используются двунаправленные соединения и ключи (буфера с третьим состоянием), в то время как в single-driver - однонаправленные. В настоящее время наиболее распространенным типом являются соединения single-driver.
БЛЭ
БЛЭ
БЛЭ
БЛЭ
а б
Рис.5. Соединения в ПЛИС: а - multi-driver; б - single-driver [20] Fig.5. Connections in FPGA: a - multi-driver; b - single-driver [20]
Модели и методы анализа коммутационных ресурсов ПЛИС. Разработка моделей и методов анализа коммутационных ресурсов началась с появлением на рынке первых ПЛИС. Наиболее ранними являются экспериментальные методы, суть которых состоит в прохождении полного маршрута проектирования на наборе тестовых схем [1-5] с последующим анализом эффективности коммутационных ресурсов разрабатываемой ПЛИС с помощью точных моделей площади, мощности и задержек [21, 22]. При использовании данных методов выбор оптимальной структуры коммутационных ресурсов зависит от архитектора, решения которого базируются на полученных результатах и опыте проектирования.
На рис.6 представлен один из возможных маршрутов проектирования, который описан в работе [2]. В качестве входных данных используются описание архитектуры ПЛИС и набор тестовых схем (benchmark circuits). На первом этапе выполняются логический синтез (logic synthesis) и технологическое отображение (technology mapping) тестовых схем. На втором этапе осуществляются кластеризация, размещение и трассировка полученных нетлистов с оптимизацией задержек. В качестве критериев выбора оптимальной архитектуры применяются площадь и задержки тестируемых схем. Аналогичный маршрут для ПЛИС с крупномодульной архитектурой предложен в работе [3]. В [4] авторы представили алгоритм fGREP, который позволяет вычислить перегруженность блоков маршрутизации с учетом размещения схем в островных ПЛИС и оценить требуемую ширину канала W.
Существуют также экспериментальные методы, в которых не требуется полного прохождения маршрута проектирования. Например, в работе [5] предложен модифицированный метод Монте-Карло для бы-
Рис.6. Маршрут проектирования в САПР VPR [2] Fig.6. VPR CAD flow [2]
строй оценки коммутационных ресурсов ПЛИС. В данном методе в коммутационном графе ПЛИС случайным образом удаляется К % ребер, после чего для всех возможных наборов пар источник-приемник выполняется трассировка. Повторив операцию множество раз для различных вариантов модифицированного коммутационного графа, можно получить зависимость трассируемости от К и, соответственно, трассируемость анализируемой коммутационной структуры ПЛИС. Недостатком данного алгоритма является отсутствие многотерминальных цепей, которые могут существенно влиять на оценку архитектуры ПЛИС.
Ключевым преимуществом экспериментального подхода является его высокая точность. Тем не менее экспериментальный подход содержит ряд существенных недостатков, которые ограничивают его применение для анализа коммутационных ресурсов при проектировании отечественных ПЛИС.
Во-первых, прохождение полного маршрута занимает много времени, а для получения статистически достоверных результатов необходимо большое количество экспериментов на широком наборе тестовых схем. С учетом того что для современных ПЛИС, содержащих миллионы логических вентилей, полный маршрут может занять несколько дней [23], анализ различных структур коммутационных ресурсов ПЛИС на наборах тестовых схем может занять недели и даже месяцы, что неприемлемо в современных условиях. Например, пусть имеем две ПЛИС стандартной островной архитектуры для анализа на наборе из 20 тестовых схем. Островная ПЛИС может быть описана пятью параметрами [24]. Допустим, что каждый из параметров может принимать пять значений. Тогда, если прохождение полного маршрута в среднем занимает 15 мин и есть возможность одновременно тестировать не более десяти схем, то суммарное время составит 2552015/10 = 187 500 мин, или 130 дней.
Во-вторых, для прохождения полного маршрута требуется наличие полноценной САПР, оптимизированной с учетом каждой архитектуры ПЛИС [21, 25-27]. В противном случае результаты экспериментов могут привести разработчика к неверным архитектурным решениям.
В-третьих, несмотря на точность, экспериментальный подход не раскрывает истинных причин, по которым одна коммутационная структура эффективнее другой.
Проблемы экспериментального подхода побудили исследователей к разработке теоретических методов [6-13]. В отличие от экспериментальных теоретические методы дают возможность выполнить быстрый эвристический анализ и оценку коммутационных ресурсов ПЛИС и тем самым ускорить разработку ПЛИС и ее выход на рынок.
Одни из первых работ по теоретическим методам [6, 7] базируются на стохастической модели Эль Гамаля [28], предназначенной для предсказания количества требуемых трассировочных ресурсов в БМК:
где Ж - ширина канала; X - среднее количество контактов ячеек; R - средняя длина цепей.
В работе [6] показано, что данная модель для БМК достаточно точно позволяет оценить ширину каналов в ПЛИС. Также в [6] описана стохастическая модель, которая позволяет оценить вероятность успешной трассировки для островных ПЛИС с максимальной длиной соединений L = 1. Вероятность успешной трассировки вычисляется по формуле
W = Ш2,
(1)
T
где Ст - множество двухтерминальных соединений; RC - статистическое событие (успешная трассировка); Р (RC) - вероятность успешной трассировки С,.
Работы Эль Гамаля и Брауна получили развитие в [8], где представлена новая аналитическая модель, которая также позволяет оценить вероятность успешной трассировки в ПЛИС.
В работе [7] для оценки трассируемости схем в ПЛИС применяется модифицированная модель Эль Гамаля. Среднее количество контактов ячеек X' пересчитывается с учетом многотерминальных цепей, а для вычисления средней длины цепей применяется модель Файера [29]. В данной модели выделяется средняя длина внутренних Ri и внешних Re цепей в области радиусом А, поэтому формула (1) преобразуется для вычисления требуемой ширины канала Ж и Же:
X' R1 X' Re
2 ' e 2
Зная значения данных величин, а также заданную ширину W канала ПЛИС и количество соединений Wd, связывающих напрямую выход элемента с соседними БЛЭ, авторы выводят условия, при которых схема трассируема в данной ПЛИС:
We > 0,5 + Ig или Wi > Ig + Id + 0,5 - схема нетрассируема, We < Ig - 0,5 и Wi < Ig + Id + 0,5 - схема трассируема.
Стохастические модели не получили большого развития ввиду невозможности учета различных схем коммутаций и прямых соединений с разной длиной. Другие методы оценки коммутационных ресурсов ПЛИС часто основаны на правиле Рента [30] - эмпирической зависимости между средними размерами подсхем и количеством их контактов:
T = kNp,
где T - среднее количество контактов подсхем; k - среднее количество контактов логических элементов в подсхемах (коэффициент Рента); N - количество логических элементов в подсхемах; p - экспонента Рента.
На правиле Рента для оценки длины межсоединений основана модель Файера.
В работе [9] с использованием правила Рента представлена аналитическая модель для оценки коммутационных ресурсов ПЛИС без опоры на экспериментальные данные. Входные данные модели разбиты на три группы:
1) архитектурные параметры - количество входов K в БЛЭ, количество БЛЭ N в логическом блоке, количество входов I в логический блок;
2) схемные параметры - параметр Рента p схемы, количество элементов n2 в схеме после технологического отображения в библиотеку из двух входовых элементов и ее глубина d2;
3) среднее количество неиспользуемых входов у БЛЭ.
При получении входных данных модель позволяет вычислить количество БЛЭ в ЛБ, необходимых для реализации схемы, среднее количество входов и выходов, используемых в КЛБ, и другие параметры для оценки количества требуемых ресурсов ПЛИС по сравнению с доступными.
В работах [10, 11] представлено решение проблемы определения оптимальных размеров транзисторов (transistor sizing) и параметров архитектуры ПЛИС (N, K, I, Fc) с помощью геометрического программирования.
Метод Wotan для оценки трассируемости для широкого спектра архитектур без использования тестового набора схем на основе надежности сетей представлен в работе [12]. В основе данного метода лежат алгоритм на основе подсчета путей в коммутаци-
онном графе, методы из комбинаторики и теории вероятности, которые позволяют оценить вероятность перегруженности вершин и успешной трассировки источников сигналов до ближайших приемников. В качестве исходных данных Wotan использует коммутационный граф и распределение вероятности длин цепей P(l). Результатом является некоторое число, которое представляет собой абсолютную оценку трассируемости архитектуры ПЛИС, исполненную в виде графа коммутаций. Маршрут Wotan состоит из трех этапов:
1) вычисление перегруженности вершин коммутационного графа;
2) анализ трассируемости пар источник-приемник;
3) вычисление метрики трассируемости.
Основными преимуществами данного метода являются его универсальность и независимость от коммутационной структуры ПЛИС, а также отсутствие необходимости в прохождении полного маршрута проектирования. Однако, как и в работе [6], Wotan при анализе трассируемости не учитывает многотерминальные цепи, что приводит к неточной оценке некоторых архитектур.
Несмотря на то что теоретические модели позволяют обнаружить зависимости между архитектурными параметрами ПЛИС, они менее точны, чем экспериментальные, так как не всегда можно вывести правильные зависимости и учесть все факторы, влияющие на точность модели. Поэтому, помимо теоретического и экспериментального подхода, получил развитие и смешанный подход к оценке коммутационных ресурсов ПЛИС [24]. Данный подход, с одной стороны, может быть точнее, чем теоретический, за счет построения модели на основе точных данных. С другой стороны, сильное влияние на качество моделей может оказать набор тестовых схем и качество применяемой САПР.
Смешанный подход применен в работе [24], в которой представлена аналитическая модель для оценки ПЛИС с островной архитектурой, позволяющая дать оценку требуемой ширине канала Wneed. Для получения зависимостей использовался набор тестовых схем, равномерно разделенных на две группы: обучающую, по которой строится модель, и контрольную, по которой оценивается точность модели. Полученная зависимость требуемой ширины канала Wneed имеет следующий вид:
Здесь Wabs mm - минимальная ширина канала, необходимая для успешной трассировки в ПЛИС с максимальной гибкостью, которая вычисляется по модифицированной формуле (1), где R = 4,43; X = 0,88N + 3,2 = [I = 2N + 2] = 0,44/ + 2,3; Fn , F^ - коэффициенты для входов и выходов БЛЭ; в = 3, an = 0,5, août = 0,25 - параметры для подстройки модели.
В (2) второе слагаемое учитывает влияние коэффициента разветвления БК и БМ, третье - влияние соединений L > 1. Если в ПЛИС контакты БЛЭ не эквивалентны (Eqv = 0), то средняя длина R в (1) заменяется на oR, где g = 1,166, а Fc заменяется на FCn /ц, где ц = 0,33.
В таблице приведены существующие методы оценки коммутационных ресурсов ПЛИС. Как видно из таблицы, большинство методов и моделей имеют похожий набор входных данных, при использовании которого можно дать оценку различным аспектам архитектуры ПЛИС.
Методы и модели оценки коммутационных ресурсов Summary of work on FPGA modeling
Источник Вход Выход
[13] 1. Параметры логики ПЛИС (N, K, I) 2. Параметр Рентаp схемы 3. Количество 2-входовых ячеек LUT в схеме Оценка логических ресурсов ПЛИС (количество используемых входов i и выходов o, средний размер ЛБ nk и др.)
[10] 1. Параметры логики ПЛИС 2. Параметр Рента p схемы 3. Количество 2-входовых ячеек LUT в схеме и ее глубина 1. Оценка площади и задержек 2. Размеры транзисторов в коммутационных ресурсах
[6] 1. Параметры логики ПЛИС 2. Параметры коммутационных ресурсов ПЛИС ( Fcn, FCûti, Fs) 3. Средняя длина цепей R 4. Ширина канала W Оценка трассируемости схем в ПЛИС
[7] 1. Параметры логики ПЛИС 2. Средняя длина цепей R Оценка трассируемости схем в ПЛИС
[8] 1. Параметры логики ПЛИС 2. Параметры коммутационных ресурсов ПЛИС 3. Количество цепей в схеме и их средняя / максимальная длина после размещения
[12] 1. Коммутационный граф ПЛИС 2. Распределение длин цепей P(l)
[9] 1. Параметры логики ПЛИС 2. Параметр Рента p схемы 3. Количество 2-входовых ячеек LUT в схеме и ее глубина Оценка логических ресурсов ПЛИС
[19] 1. Параметры коммутационных ресурсов ПЛИС ( FCn, FCuu,, Fs, L, Eqv) 2. Средняя длина цепей R Требуемая ширина канала Wneed
Заключение. Обзор методов и моделей для решения задачи анализа и оценки структуры трассировочных ресурсов на ранних этапах проектирования позволяет сделать следующие выводы о возможности их применения при проектировании отечественных ПЛИС:
- теоретические методы и модели могут успешно применяться на ранних этапах проектирования для выбора правильного направления развития структуры коммутационных ресурсов ПЛИС;
- экспериментальные методы и модели могут успешно применяться для проверки результатов теоретических методов и их уточнения.
Оптимальным подходом для анализа произвольных структур коммутационных ресурсов отечественных ПЛИС является разработка и применение смешанных методов, которые позволят не только получить точные модели, но и значительно сократить время разработки и выхода на рынок.
Литература
1. Li X., Yang H., Zhong H. Use of VPR in design of FPGA architecture // 2006 8th Intern. Conf. on SolidState and Integrated Circuit Technology Proceedings (Shanghai, China, 2004). IEEE, 2006. P. 1880-1882.
2. VPR 5.0: FPGA CAD and architecture exploration tools with single-driver routing, heterogeneity and process scaling / J. Luu, I Kuon, P. Jamieson et al. (Monterey, California, USA, 2008). ACM, 2008. P. 133-142.
3. Parvez H., Marrakchi Z., Farooq U., Mehrez H. A new coarse-grained FPGA architecture exploration environment // 2008 Intern. Conf. on Field-Programmable Technology (Taipei, Taiwan, 2008). IEEE, 2008. P. 285-288.
4. Kannan P., Balachandran S., Bhatia D. On metrics for comparing routability estimation methods for FPGAs // Proc. 2002 Design Automation Conference (IEEE Cat. No.02CH37324) (New Orleans, LA, USA, 2002). IEEE, 2002. P. 70-75.
5. A novel Monte-Carlo method for FPGA architecture research / Gao Hai-xia, Ma Xiao-hua, Shi Ming-hua et al. // Proc. 7th Intern. Conf. on Solid-State and Integrated Circuits Technology (Beijing, China, 2004). IEEE. 2004. Vol. 3. P. 1944-1947.
6. Brown S.D., Rose J., Vranesic Z.G. A stochastic model to predict the routability of field-programmable gate arrays: 12 // IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 1993. Vol. 12, No. 12. P. 1827-1838.
7. Chan UK., SchlagM.D.F., Zien J.Y. On routability prediction for field-programmable gate arrays // Pro. of the 30th International on design automation conference - DAC '93. Dallas (Texas, United States, 1993). ACM Press, 1993. P. 326-330.
8. Das J., Wilton S.J.E. Towards development of an analytical model relating FPGA architecture parameters to routability // ACM Trans. Reconfigurable Technol. Syst. 2013. Vol. 6. No. 2. P. 1-24.
9. An analytical model relating FPGA architecture to logic density and depth / J. Das, A. Lam, S.J.E Wilton et al. // IEEE Trans. VLSI Syst. 2011. Vol. 19. No.12. P. 2229-2242.
10. Smith A.M., Constantinides G.A., Wilton S.J.E., Cheung P.Y.K. Concurrently optimizing FPGA architecture parameters and transistor sizing: Implications for FPGA design // 2009 International Conf. on Field-Pro -grammable Technology (Sydney, Australia, 2009). IEEE. 2009. P. 54-61.
11. Smith A.M., Constantinides G.A., Cheung P.Y.K. Fpga architecture optimization using geometric programming // ieee trans. Comput.-Aided Des. Integr. Circuits Syst. 2010. Vol. 29. No. 8. P. 1163-1176.
12. Petelin O., Betz V. Wotan: evaluating FPGA architecture routability without benchmarks // ACM Trans. Reconfigurable Technol. Syst. 2018. Vol. 11. No. 2. P. 1-23.
13. Lam A., Wilton S.J.E., Leong P., Luk W. An analytical model describing the relationships between logic architecture and FPGA density // 2008 Intern. Conf. on Field Programmable Logic and Applications (Heidelberg, Germany, 2008). IEEE. 2008. P. 221-226.
14. Layout synthesis design flow for special-purpose reconfigurable systems-on-a-chip S.V. Gavrilov, D.A. Zheleznikov, M.A. Zapletina et al. // Russian Microelectronics. 2019 Vol. 48. No. 3. P. 176-186. D0I:10.1134/s1063739719030053
15. XC4000E and XC4000X series field programmable gate arrays / Xilinx. URL: https://www.xilinx.com/ support/documentation/data_sheets/4000.pdf (дата обращения: 04.06.2020).
16. Stratix II Device Handbook, Volume 1 / Intel. URL: https://www.intel.com/content/dam/www/program-mable/us/en/pdfs/literature/hb/stx2/stratix2_handbook.pdf (дата обращения: 10.06.2020).
17. Rose J., Brown S. Flexibility of interconnection structures for field-programmable gate arrays // IEEE J. Solid-State Circuits. 1991. Vol. 26. No. 3. P. 277-282.
18. APEX 20K Programmable Logic Device Family Data Sheet / Intel. URL: https://www.intel.com/con-tent/dam/www/programmable/us/en/pdfs/literature/ds/archives/apex.pdf (дата обращения: 26.05.2020)
19. FLEX 10K Embedded Programmable Logic Family Data Sheet / Intel. URL: https://edg.uchicago.edu/ ~bogdan/prefred/doc/parts/10k.pdf (дата обращения: 10.06.2020).
20. Lemieux G., Lee E., Tom M., Yu A. Directional and single-driver wires in FPGA interconnect // Proceedings. 2004 IEEE International Conference on Field- Programmable Technology (IEEE Cat. No.04EX921) (Brisbane, NSW, Australia, 2004). IEEE. 2004. P. 41-48.
21. Frolova P.I., Chochaev R.Z., Ivanova G.A., Gavrilov S.V. Delay matrix based timing-driven placement for reconfigurable systems-on-chip // 2020 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (St. Petersburg and Moscow, Russia, 2020 г.). 2020. P. 1799 - 1803.
22. Стемпковский А.Л., Гаврилов С.В., Каграманян Э.Р. Методы логико-временного анализа заказных блоков СБИС // Изв. вузов. Электроника. 2008. № 5. С. 41-50.
23. Titan: Enabling large and complex benchmarks in academic CAD / K.E. Murray, S Whitty., S Liu et al. // 2013 23rd Intern. Conf. on Field programmable Logic and Applications (Porto, Portugal, 2013). IEEE, 2013. P. 1-8.
24. Fang W.M., Rose J. Modeling routing demand for early-stage FPGA architecture development // Proc. of the 16th International ACM/SIGDA symposium on Field Programmable Gate Arrays - FPGA '08 (Monterey, California, USA, 2008). ACM Press, 2008. P. 139.
25. Gavrilov S.V., Zheleznikov D.A., Khvatov V.M., Chochaev R.Z. Clustering optimization based on simulated annealing algorithm for reconfigurable systems-on-chip // 2018 IEEE Conf. of Russian Young Researchers in Electrical and Electronic Engineering. 2018. P. 1492 - 1495.
26. Gavrilov S.V., Zheleznikov D.A., Chochaev R.Z. Simulated annealing based placement optimization for reconfigurable systems-on-chip // 2019 IEEE Conf. of Russian Young Researchers in Electrical and Electronic Engineering. Moscow, 2019. P. 1597-1600.
27. Vasilyev N., Ryzhova D., Tiunov I. Resynthesis for FPGA during technology mapping stage // 2019 IEEE Conf. of Russian Young Researchers in Electrical and Electronic Engineering. Moscow, 2019. P. 1644-1647.
28. Gamal A.E. Two-dimensional stochastic model for interconnections in master slice integrated circuits // IEEE Trans. Circuits Syst. 1981. Vol. 28. No. 2. P. 127-138.
29. Feuer M. Connectivity of random logic: 1 // IEEE Trans. Comput. 1982. Vol. C-31. No. 1. P. 29-33.
30. Landman B.S., Russo R.L. On a pin versus block relationship for partitions of logic graphs: 12 // IEEE Trans. Comput. 1971. Vol. C-20. No. 12. P. 1469-1479.
Поступила в редакцию 22.04.2020 г.; после доработки 22.04.2020 г.; принята к публикации 30.06.2020 г.
Чочаев Рустам Жамболатович - инженер-исследователь отдела САПР Института проблем проектирования в микроэлектронике Российской академии наук (Россия, 124365, г. Москва, г. Зеленоград, ул. Советская, 3), chochaev_r@ippm.ru
Железников Даниил Александрович - кандидат технических наук, научный сотрудник отдела САПР Института проблем проектирования в микроэлектронике Российской академии наук (Россия, 124365, г. Москва, г. Зеленоград, ул. Советская, 3), zheleznikov_d@ippm.ru
Иванова Галина Александровна - кандидат технических наук, старший научный сотрудник отдела САПР Института проблем проектирования в микроэлектронике Российской академии наук (Россия, 124365, г. Москва, г. Зеленоград, ул. Советская, 3), ivanova_g@ippm.ru
Гаврилов Сергей Витальевич - доктор технических наук, профессор, директор Института проблем проектирования в микроэлектронике Российской академии наук (Россия, 124365, г. Москва, г. Зеленоград, ул. Советская, 3), заведующий кафедрой проектирования и конструирования интегральных микросистем Национального исследовательского университета «МИЭТ» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, 1), sergey_g@ippm.ru
Эннс Виктор Иванович - кандидат технических наук, заместитель генерального директора по разработкам и внедрению микросхем специального и космического назначения ОАО «НИИМЭ» (Россия, 124460, г. Москва, г. Зеленоград, ул. Академика Валиева, 12/1), venns@niime.ru
References
1. Li X., Yang H., Zhong H. Use of VPR in design of FPGA architecture. 2006 8th International Conference on Solid-State and Integrated Circuit Technology Proceedings. IEEE, 2006, pp. 1880-1882.
2. Luu J. Luu J., Kuon I., Jamieson P., Campbell T., Ye A., Fang M., Rose J. VPR 5.0: FPGA CAD and architecture exploration tools with single-driver routing, heterogeneity and process scaling. Monterey. California, USA: ACM, 2008, pp. 133-142.
3. Parvez H., Marrakchi Z., Farooq U., Mehrez H. A new coarse-grained FPGA architecture exploration environment. 2008 International Conference on Field-Programmable Technology. IEEE, 2008, pp. 285-288.
4. Kannan P., Balachandran S., Bhatia D. On metrics for comparing routability estimation methods for FPGAs. Proceedings 2002 Design Automation Conference (IEEE Cat. No.02CH37324). IEEE, 2002, pp. 70-75.
5. Gao Hai-xia, Ma Xiao-hua, Shi Ming-hua, Zhou Duan, Yang Yin-tang. A novel Monte-Carlo method for FPGA architecture research. Proceedings 7th International Conference on Solid-State and Integrated Circuits Technology, 2004. IEEE, 2004, vol. 3, pp. 1944-1947.
6. Brown S.D., Rose J., Vranesic Z.G. A stochastic model to predict the routability of field-programmable gate arrays: 12. IEEE Trans. Comput.-AidedDes. Integr. Circuits Syst., 1993, vol. 12, no. 12, pp. 1827-1838.
7. Chan P.K., Schlag M.D.F., Zien J.Y. On routability prediction for field-programmable gate arrays. Proceedings of the 30th international on Design automation conference - DAC '93. Dallas, Texas, United States: ACM Press, 1993, pp. 326-330.
8. Das J., Wilton S.J.E. Towards development of an analytical model relating FPGA architecture parameters to routability. ACM Trans. Reconfigurable Technol. Syst., 2013, vol. 6, no. 2, pp. 1-24.
9. Das J., Lam A., Wilton S.J.E., Leong P.H.W., Luk W. An analytical model relating FPGA architecture to logic density and depth. IEEE Trans. VLSI Syst., 2011, vol. 19, no. 12, pp. 2229-2242.
10. Smith A.M., Constantinides G.A., Wilton S.J.E., Cheung P.Y.K. Concurrently optimizing FPGA architecture parameters and transistor sizing: Implications for FPGA design. 2009 International Conference on Field-Programmable Technology. IEEE, 2009, pp. 54-61.
11. Smith A.M., Constantinides G.A., Cheung P.Y.K. FPGA architecture optimization using geometric programming. IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst., 2010, vol. 29, no. 8, pp. 1163-1176.
12. Petelin O., Betz V Wotan: evaluating FPGA architecture routability without benchmarks. ACM Trans. Reconfigurable Technol. Syst., 2018, vol. 11, no. 2, pp. 1-23.
13. Lam A., Wilton S.J.E., Leong P., Luk W. An analytical model describing the relationships between logic architecture and FPGA density. 2008 International Conference on Field Programmable Logic and Applications. Heidelberg, Germany: IEEE, 2008. P. 221-226.
14. Gavrilov S.V., Zheleznikov D.A., Zapletina M.A., Chochaev R.Z., Enns V.I. Layout synthesis design flow for special-purpose reconfigurable systems-on-a-chip. Russian Microelectronics, 2019, vol. 48, no. 3, pp. 176-186. D0I:10.1134/s1063739719030053
15. XC4000E andXC4000X Series Field Programmable Gate Arrays /Xilinx. Available at: https://www.x-ilinx.com/support/documentation/data_sheets/4000.pdf (accessed: 04.06.2020)
16. Stratix II Device Handbook, Volume 1. / Intel. Available at: https://www.intel.com/content/dam/www/ programmable/us/en/pdfs/literature/hb/stx2/stratix2_handbook.pdf (accessed: 10.06.2020)
17. Rose J., Brown S. Flexibility of interconnection structures for field-programmable gate arrays. IEEE J. Solid-State Circuits, 1991, vol. 26, no. 3, pp. 277-282.
18. APEX 20K Programmable Logic Device Family Data Sheet /Intel. Available at: https://www.intel.com/ content/dam/www/programmable/us/en/pdfs/literature/ds/archives/apex.pdf (accessed: 26.05.2020)
19. FLEX 10K Embedded Programmable Logic Family Data Sheet /Intel. Available at: https://edg.uchica-go.edu/~bogdan/prefred/doc/parts/10k.pdf (accessed: 10.06.2020)
20. Lemieux G., Lee E., Tom M., Yu A. Directional and single-driver wires in FPGA interconnect. Proceedings 2004 IEEE International Conference on Field- Programmable Technology (IEEE Cat. No.04EX921). IEEE, 2004, pp. 41-48.
21. Frolova P.I., Chochaev R.Z., Ivanova G.A., Gavrilov S.V Delay matrix based timing-driven placement for reconfigurable systems-on-chip. 2020 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus). St. Petersburg and Moscow, 2020, pp. 1799-1803.
22. Stempkovskij A.L., Gavrilov S.V, Kagramanjan E.R. Metody logiko-vremennogo analiza zakaznyh blokov SBIS. Izvestiya vuzov. Elektronika = Proceedings of Universities. Electronics, 2008, no. 5, pp. 41-50. (in Russian).
23. Murray K.E., Whitty S., Liu S., Luu J., Betz V. Titan: Enabling large and complex benchmarks in academic CAD. 2013 23rd International Conference on Field programmable Logic and Applications. Porto, Portugal: IEEE, 2013, pp. 1-8.
24.Fang W.M., Rose J. Modeling routing demand for early-stage FPGA architecture development. Proceedings of the 16th international ACM/SIGDA symposium on Field programmable gate arrays - FPGA '08. Monterey, California, USA, ACM Press, 2008. P. 139.
25. Gavrilov S.V, Zheleznikov D.A., Khvatov V.M., Chochaev R. Z. Clustering optimization based on simulated annealing algorithm for reconfigurable systems-on-chip. 2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering, 2018, pp. 1492-1495.
26.Gavrilov S.V., Zheleznikov D.A., Chochaev R.Z. Simulated annealing based placement optimization for reconfigurable systems-on-chip. 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Moscow, 2019, pp. 1597-1600.
27.Vasilyev N., Ryzhova D., Tiunov I. Resynthesis for FPGA during technology mapping stage. 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Moscow, 2019, pp. 1644-1647.
28. Gamal A.E. Two-dimensional stochastic model for interconnections in master slice integrated circuits. IEEE Trans. Circuits Syst., 1981, vol. 28, no. 2, pp. 127-138.
29. Feuer. Connectivity of Random Logic: 1. IEEE Trans. Comput., 1982, vol. C-31, no. 1, pp. 29-33.
30. Landman B.S., Russo R.L. On a pin versus block relationship for partitions of logic graphs: 12. IEEE Trans. Comput., 1971, vol. C-20, no. 12, pp. 1469-1479.
Received 22.04.2020; Revised 22.04.2020; Accepted 30.06.2020.
Information about the authors:
Rustam Z. Chochaev - Research Engineer of CAD Department, Institute for Design Problems in Microelectronics of Russian Academy of Sciences (Russia, 124365, Moscow, Zelenograd, Sovetskaya st., 3), chochaev_r@ippm.ru
DaniilA. Zheleznikov - Cand. Sci. (Eng.), Scientific Researcher of CAD Department, Institute for Design Problems in Microelectronics of Russian Academy of Sciences (Russia, 124365, Moscow, Zelenograd, Sovetskaya st., 3), zheleznikov_d@ippm.ru
Galina A. Ivanova - Cand. Sci. (Eng.), Senior Scientific Researcher of CAD Department, Institute for Design Problems in Microelectronics of Russian Academy of Sciences (Russia, 124365, Moscow, Zelenograd, Sovetskaya st., 3), ivanova_g@ippm.ru
Sergey V. Gavrilov - Dr. Sci. (Eng.), Prof., Director of the Institute for Design Problems in Microelectronics of Russian Academy of Sciences (Russia, 124365, Moscow, Zelenograd, Sovetskaya st., 3), Head of the Design and Construction of Integreted Circuits Department, National Research University of Electronic Technology (Russia, 124498, Moscow, Zelenograd, Shokin sq., 1), sergey_g@ippm.ru
Victor I. Enns - Cand. Sci. (Eng.), Deputy General Director of the Development and Implementation Space & Special Purpose Chips, Molecular Electronics Research Institute (Russia, 124460, Moscow, Zelenograd, Akademik Valiev st., 12/1), venns@niime.ru
/-N
Вниманию читателей журнала «Известия высших учебных заведений. Электроника»
Подписку на электронную версию журнала можно оформить на сайтах:
• Научной электронной библиотеки: www.elibrary.ru
• ООО «Агентство «Книга-Сервис»: www.rucont.ru;www.akc.ru;
www.pressa-rf.ru
• ООО «УП Урал-Пресс»: www.delpress.ru
• ООО «ИВИС»: www.ivis.ru
