CC BY
81Компоненты и технологии, № 3'2004 Компоненты
Микросхемы записи и воспроизведения звука
ChipCorder серии ISD5100 компании Winbond
Вниманию разработчиков предлагается краткое описание микросхем ChipCoder серии ISD5100 для записи и воспроизведения голосовых сообщений на основе технологии Multi-Level Storage.
Владимир Хаменко
Компания Winbond — один из ведущих производителей полупроводниковых приборов, компьютеров, коммуникационных и электронных устройств, представляет на рынке электронных компонентов микросхемы ChipCorder серии ISD5100 для записи и воспроизведения голосовых сообщений. Микросхемы, входящие в состав семейства, позволяют осуществлять высококачественную запись и воспроизведение голосовых сообщений продолжительностью от 1 до 16 минут и хранение их в естественной форме по технологии Multi-Level Storage (MLS). Использование запатентованной технологии ChipCoder открыло возможности для создания энергонезависимой памяти с длительностью хранения до 100 лет при количестве циклов перезаписи свыше 10 000 для цифровых данных и более 100 000 — для аналоговых сообщений. Микросхемы ISD5100 предоставляют идеальные решения для применений в сотовой связи, автомобильной технике, бытовой электронике, телефонии, навигации GPS и других портативных системах. Например, согласно новым нормам пожарной безопасности НПБ 104-03, практически в любом общественном здании площадью от 1000 м2 и этажностью свыше 3 этажей обязательно должна быть установлена речевая система оповещения о пожаре, т. е. система оповещения, через которую
DTMF Detect, Caller ID
Microcontroller
I2C
-r-------(INT, RAC)
MIC+
ANA OUT+ MIC-
ISD5116 SP+ SP-
AUXIN AUX OUT
Display & NV
Push buttons Memory
ГО
id
Speaker
DAA
-►Phone Line
Рис. 1. Структурная схема автоответчика
можно предупреждать находящихся в здании людей об экстренной ситуации не сиреной, а с помощью голосового сообщения, транслируемого в автоматическом или полуавтоматическом режиме. Для этого применения ChipCorder — самое подходящее решение.
Улучшенная архитектура кристалла ISD5100 определила функциональную гибкость и простоту применения. Появилась возможность отключать от питания незадействованные элементы, уменьшая общее потребление. Использование интерфейса I2C для управления режимами работы позволило минимизировать количество выводов микросхемы. Такие факторы, как низкая потребляемая мощность и напряжение питания от 2,7 до 3,3 В (Vcc) с поддержкой 2,0 и 3,0 В логического интерфейса, значительно расширили область применения представленной серии для портативных устройств.
Структурная схема 1 показывает возможное использование ISD5100 в схеме телефонного автоответчика.
Сигнал с микрофона поступает на вход микросхемы и сохраняется в памяти в виде записи OGM (OutGoing Message) так же, как может быть записан и телефонный разговор. Если автоответчик активирован, речевой сигнал, поступающий с другого конца линии на AUX IN, может быть сохранен в памяти микросхемы. Впоследствии все сообщения можно прослушать на динамике с управляемым уровнем громкости. При дуплексной записи с микрофонного входа и телефонной линии сообщения могут записываться одновременно, а затем воспроизводиться. Кроме того, при работе в режиме громкой связи голос с микрофонных входов поступает на AUX OUT и передается в телефонную линию, в то время как сообщение с другого конца линии поступает на AUX IN и передается на динамик для прослушивания.
Специальная схема DAA обеспечивает изоляционный барьер между телефонной линией и низковольтными цепями, к которым может прикоснуться пользователь. Устройства «DTFM detect»
Компоненты и технологии, № 3'2004
To JLLC l2C Interface & • Address Setting
1.5kOm
220.
|XF_
1.5kOm
0.1 (IF
Eledret
microphone
1.5kOm
0.1 HF
10
D *
7|1F
13
Рис. 2. Схема записи с микрофона
SCL
SDA RAC
А1 INT
АО
MIC+ VCCD
VeeD
51ХХ VCCA
MIC- VSSD
VSSD
^SSA
АСАР VSSA
^SSA
SP+
SP-
24
25
}
То |ХС I/O for message management (optional)
27
28
17
: 0.1 H.F
: 0.1 HF
15
23
16
14
Таблица 1
Частота Длительность воспроизведения (без учета времени доступа странице памяти) F ср.,
дискретизации, кГц ISD5116 ISD51G8 ISD51G4 ISD5102 кГц
8,0 8 мин 44 с 4 мин 22 с 2 мин 11 с 1 мин 5 с 3,4
6,4 10 мин 55 с 5 мин 27 с 2 мин 43 с 1 мин 21 с 2,7
5,3 13 мин 6 с 6 мин 33 с 3 мин 17 с 1 мин 38 с 2,3
4,0 17 мин 28 с 8 мин 44 с 4 мин 22 с 2 мин 11 с 1,7
и «Caller ID» выделяют тоновые сигналы и определяют телефонный номер. Например, при дозвоне в компанию клиент услышит приветственное сообщение и наберет на своем телефоне определенный номер в тоновом режиме.
Это выглядит так: «Здравствуйте, вы дозвонились в офис компании АБВГ. Для звонка в отдел маркетинга наберите цифру 1, для склада — 2, для секретаря — 3». Дополнительно клиента могут попросить оставить сообщение, которое будет сохранено в памяти. Номер телефона клиента может быть определен и сохранен в памяти, более того, некоторое сообщение может быть передано только этому клиенту. На рис. 2 приведена
Таблица значений адресов по шине I2C
A1 AG Slave address R/W бит HEX
0 0 100 0000 0 80
0 1 100 0001 0 82
1 0 100 0010 0 84
1 1 100 0011 0 86
0 0 100 0000 1 81
0 1 100 0001 1 83
1 0 100 0010 1 85
1 1 100 0011 1 87
Микросхемы семейства ISD5100 программно конфигурируются на различную частоту дискретизации в зависимости от требуемого качества воспроизведения речи (табл. 1).
Память ISD5100 устроена таким образом, что в ней могут размещаться одновременно цифровые данные и аналоговые сообщения. Информация о том, какие секции отводятся под цифровые, а какие под аналоговые сообщения, записывается в таблицу адресов сообщений МАТ (Message Address Table) системным микроконтроллером. Вся память имеет страничную организацию. Под каждую страницу отводится 2048 бит (табл. 2).
Таблица 2
схема подключения электретного микрофона для записи речевых сообщений.
Все управление и обмен цифровыми данными происходит по последовательному интерфейсу I2C. Серия ISD5100 имеет 7-битный подчиненный адрес вида <100 00xy>, где x и y эквивалентно внешним адресным выводам A0 и A1. Поскольку байты данных должны содержать 8 бит, то младший бит R/W адресного байта будет указывать подчиненному устройству на передачу или прием данных. Таким образом, ISD5100 использует 8 адресов. Наличие двух дополнительных выводов RAC и INT для организации обратной связи с контроллером значительно улучшает показатели обмена данными.
Микросхема Количество страниц Количество бит на страницу Размер памяти, бит
ISD 5116 2048 2048 4194304
ISD5108 1024 2048 2097152
ISD5104 512 2048 1 048 576
ISD5102 256 2048 524 288
Страница разбита на 32 64-битных блока и адресуется 11-разрядным словом. Отведение страницы под цифровые либо аналоговые данные определяется командой микроконтроллера во время записи данных. Информация, определяющая статус каждой страницы, записывается в таблицу МАТ. Использование этой таблицы позволяет эффективно управлять сообщениями. Сегменты сообщений могут быть сохранены в любом свободном месте массива памяти. При использовании страницы под аналоговую память она также разбивается на 32 блока и имеет дополнительно 8 EOM (меток конца сообщений), то есть для каждых 4 блоков один EOM-маркер в конце.
Компоненты и технологии, № 3'2004
Load CFG0 —
го регистра 0. Load CFG1 — го регистра 1. Read status —
загрузка конфигурационно-
чтение байта состояния.
Таблица значений командного байта
Команда HEX
POWER UP 80
POWER DOWN 00
STOP (DO NOTHING) STAY ON 80
STOP (DO NOTHING) STAY OFF 00
LOAD CFG0 82
LOAD CFG1 83
RECORD ANALOG 90
RECORD ANALOG @ ADDR 91
PLAY ANALOG A8
PLAY ANALOG @ ADDR A9
MSG CUE ANALOG B8
MSG CUE ANALOG @ ADDR B9
ENTER DIGITAL MODE C0
EXIT DIGITAL MODE 40
DIGITAL ERASE PAGE D0
DIGITAL ERASE PAGE @ ADDR D1
DIGITAL WRITE C8
DIGITAL WRITE @ ADDR C9
DIGITAL READ E0
DIGITAL READ @ ADDR E1
READ STATUS1 N/A
В режиме записи аналоговая запись будет остановлена в любой из этих 8 позиций. В результате, при частоте квантования 8 кГц разрешение составит 32 мс. Запись останавливается не сразу после команды СТОП, а продолжается еще до тех пор, пока не заполнится 32-мил-лисекундный блок и установится бит маркера EOM. При воспроизведении EOM-маркер будет служить сигналом окончания сообщения.
Управление работой микросхемы осуществляется посредством записи-чтения внутренних регистров: конфигурационных, адресных и командного. Приведенные ниже команды доступны через интерфейс I2C и составляют управляющий командный байт. Play — аналоговое воспроизведение. Record — аналоговая запись.
Message Cue — вызов аналогового сообщения.
Read — чтение в цифровом формате. Write — запись в цифровом формате. Erase — стирание цифровой страницы и блока.
Power up — включение-выключение питания.
загрузка конфигурационно-
Таблица значения битов байта состояния
EOM BIT 7 Сигнализирует о прерывании по EOM-маркеру
OVF BIT 6 Сигнализирует о переполнении
READY BIT 5 Если READY=0, то можно посылать новую команду
PD BIT 4 Если PD=1, то устройство выключено (power down)
PRB BIT 3 Режим запись/воспр. Play=1, Record=0
DEVICE_ID BIT 1,2,3 ISD5116=001, ISD5108=010, ISD5104=100, ISD5102=101
Во время опроса устройства командой чтения состояния возвращается три байта данных. Первый байт — это байт состояния, следующий байт — старший байт адреса, затем младший байт адреса.
STATUS<7:0> = EOM,OVF,READY,PD,PRB,DEVICE_ID<2:0> ADDR<15:0> = PAGE_ADDR<10:0>, BLOCK_ADDR<4:0>
7. Ожидание установления линии SCL в высокое состояние.
8. Ведущий посылает байт ведомому (старший байт адреса).
9. Подчиненный выдает подтверждение ACK.
10. Ожидание установления линии SCL в высокое состояние.
11. Ведущий посылает байт ведомому (младший байт адреса).
12. Подчиненный выдает подтверждение ACK.
13. Ожидание установления линии SCL в высокое состояние.
14. Ведущий выдает STOP по PC.
S SLAVEADDRESS W A DATA A DATA A DATA A P
/ \ NN N
Commnd Byte HighAddr. I I LowAddr. I
Значение битов в BLOCK_ADDR будут всегда равны 0 в цифровом и аналоговом режимах.
Загрузка командного регистра может осуществляться передачей одного байта по интерфейсу I2C (однобайтовая загрузка) в следующей последовательности.
1. Ведущий выдает START по I2C.
2. Ведущий посылает Slave Address с битом R/W=0 (Write) [80h].
3. Подчиненный выдает подтверждение ACK.
4. Ожидание установления линии SCL в высокое состояние.
5. Ведущий посылает командный байт ведомому.
6. Подчиненный выдает подтверждение ACK.
7. Ожидание установления линии SCL в высокое состояние.
8. Ведущий выдает STOP по I2C.
Команда чтения состояния осуществляется по запросу главного контролера с установлением бита R/W=1.
1. Ведущий выдает START по I2C.
2. Ведущий посылает Slave Address с битом R/W=1 (Read) [81h].
3. Подчиненный выдает подтверждение ACK и посылает байт состояния.
4. Ведущий выдает подтверждение ACK ведомому.
5. Ожидание установления линии SCL в высокое состояние.
6. Ведомый посылает старший байт адреса из внутреннего адресного регистра.
7. Ведущий выдает подтверждение ACK.
8. Ожидание установления линии SCL в высокое состояние.
9. Ведомый посылает младший байт адреса из внутреннего адресного регистра (A[4:0]=0 всегда).
10. Ведущий выдает NO ACK подчиненному и выполняет STOP по I2C.
В режиме нормальной адресации регистры загружаются в той же последовательности.
1. Ведущий выдает START по I2C.
2. Ведущий посылает Slave Address с битом R/W=0 (Write) [80h].
3. Подчиненный выдает подтверждение ACK.
4. Ожидание установления линии SCL в высокое состояние.
5. Ведущий посылает байт ведомому (командный байт).
6. Подчиненный выдает подтверждение ACK.
S SLAVEADDRESS W A DATA A DATA A DATA | A | N | P |
? \ \ \ X
Commnd Byte High Addr. LowAddr.
Перед началом работы, после включения питания, необходимо активировать микросхему следующей последовательностью.
1. Ведущий выдает START по I2C.
2. Ведущий посылает 10000000 {Slave Address с битом R/W=0} [80h].
3. Подчиненный выдает подтверждение ACK.
4. Ожидание установления линии SCL в высокое состояние.
Configuration Register 0 (CFGO)
P15 P14 РІЗ PH Dll DIO D9 D8 D7 P6 D5 D4 D3 D2 PI DO
AIGQ| AIPD jAXGI^XGOjAXPD IINSO |AQS2]AQS1jAOSO[AorojOPsT
OPSOIOPA1 lOPAOlVLPD I
£
Volume Control Power Down SPKR & AUX OUT Control (2 bits) OUTPUT MUX Select (2 bits)
ANA OUT Power Down
AUXOUT MUX Select (3 bits)
INPUT SOURCE MUX Select (1 bit)
AUX IN Power Down
AUX IN AMP Gain SET (2 bits)
ANA IN Power Down
ANA IN AMP Gain SET (2 bits)
Рис. 4. Значения битов конфигурационного регистра 0 (CFG0)
Configuration Register 1 (CFG1)
D15 D14 РІЗ Р12 Dll Р10 P9 D8 D7 D6 D5 P4 P3 D2 PI DO
VLSI IVLSO IVOL21УОЧ|VOIOIS1S1 S1S0 SlMllSlMO S2M1 S2M0 FLSO |FLP1 IFLDO FLPD iAGPD
С
AGC AMP Power Down Filter Power Down
SAMPLE RATE (& Filter) Set up (2 bits) FILTER MUX Select
SUM 2 SUMMING AMP Control (2 bits) SUM 1 SUMMING AMP Control (2 bits) SUM 1 MUX Select (2 bits)
VOLUME CONTROL (3 bits)
VOLUME CONT. MUX Select (2 bits)
Рис. 5. Значение битов конфигурационного регистра 1 (CFG1)
Компоненты и технологии, № 3'2004
INPUT SOURCE MUX AGC AMP
SUM1 SUMMING ,MP
► SUM1
INS0 Source
0 AGC АМР
1 AUX IN АМР
S1M1 SI МО SOURCE
0 0 BOTH
0 1 SUM1 MUX ONLY
1 0 INP Only
1 1 Power Down
T2 (S1S1.S1S0)
S1S1 si so SOURCE
0 0 ANA IN
0 1 ARRAY
1 0 FILTO
1 1 N/C
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
AIG1 AIG0 AIPD AXG1 AXGO Iaxpd I~KEE1AQS2 IAOS1 AOSO AOPD OPSl OPSO OPA1 OPAO | VLPD
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
VLSI VLSO VOL2 VOL1 VOLO S2M1 S2M0 FLSO FLD1 FLDO FLPD |AGPD
Рис. б. Описание аналоговой структуры (левая половина) ISD5100
FILTER
мих
SUM1
SUM2 SUMMING АМР
► SUM2
FLPD CONDITION
0 Power Up
1 Power Down
ANA IN АМР
XCLK
FLD1 FLDO SAMPLE RATE FILTER BANDWIDTH
0 0 8 KHz 3.6 KHz
0 1 6.4 KHz 2.9 KHz
1 0 5.3 KHz 2.4 KHz
1 1 4.0 KHz 1.8 KHz
INTERNAL CLOCK
Т.
- (FLD1,FLD0)
ARRAY -4-
15 14 13 12 11 10
VIST VLSO VOL2 VOL1 VOLO S1S1 51S0 S1M1 S1M0
S2M1 S2M0 SOURCE
0 0 BOTH
0 1 ANA IN ONLY
1 0 FILTO ONLY
1 1 Power Down
I 3 2 1 0
S2M1 S2M0 FLSO FLD1 FLDO FLPD
IagtoIcfgi
Рис. 7. Описание аналоговой структуры (правая половина) ISD5100
Є-
SUM2 —►
SUM1
INP —►
VOL
MUX
VOLUME
CONTROL
(VL51.VLS0]
т3 -г і (VLPD) ,
(VOL2,VOL1,VOLO)
VLPD CONDITION
0 Power Up
1 Power Down
VLSI VLSO SOURCE
0 0 ANA IN AMP
0 1 SUM2
1 0 SUM1
1 1 INP
I AIG1 |AIG0 IAIPD |AXG1 |AXG0 |AXPD IINSO |AQS2 |AOS1 IaOSO [ЛОРО IOPS1 |OPSO I OPA1 |орао^^Д CFGO 15 14 13 12 11 10 98765432 10
S1S1 I S1S0 I SI Ml I SI М0І S2Ml|S2Mo| FLSO I FLD1 I FLDO I FLPD |AGPdI CFG1
VLSI VLSO VOL2 VOL1 VOLO
Рис. 8. Описание управления громкостью
OPSl OPSO SOURCE
0 0 VOL
0 1 ANA IN
1 0 FILTO
1 1 SUM2
OPA1 OPAO SPKR DRIVE AUX OUT
0 0 Power Down Power Down
0 1 3.6 Vp-p@ 150 П Power Down
1 0 23.5 mWatt@80 Power Down
1 1 Power Down 1 Vp-p Max® 5 КО
OPSl OPSO OPA1 OPAO
15 14 13 12 11 10 9 8 7 6 5
АЮ1 |аюо |мрр |ахс! |ахоо |ахрр 11Ы50 |ао52 [аобт |ао5о|аорр
Рис. 9. Описание управления выходом на динамик и звуковым выходом ДУХ ОШТ
1 о
VLPD I CFG0
О
OUTPUT
*INP
*VOL
*SUM1
*SUM2
(1 Vp-p max. from AUX IN or ARRAY) [694 mVp-p max. from mi crophone input}
r;
OANAOUT+ ChipSet I
(AOPD)
^yAOS2,AOSl,AOSO)
* DIFFERENTIAL PATH
15 14 13 12
AOS2 AOS1 AOSO SOURCE
0 0 0 FTHRU
0 0 1 INP
0 1 0 VOL
0 1 1 FILTO
1 0 0 SUM1
1 0 1 SUM2
1 1 0 N/C
1 1 1 N/C
AOPD CONDITION
0 Power Up
1 Power Down
AIG1 AIG0 AIPD AXG1 AXG0 AXPD INSO
AOS2 AOS1 AOSO AOPD
OPS11 OPSO IOPA11 OPAO I VLPD I CFG0
Рис. 10. Описание управления выходом ANA OUT
5. Ведущий посылает 10000000 {Command Byte =Power Up} [80h].
6. Ведомый выдает подтверждение ACK.
7. Ожидание установления линии SCL в высокое состояние.
8. Ведущий выдает STOP по PC.
міс* О-MIC- О-
АСАР О-
—► MIC IN 1 (AGPD) ----------->
То Auto Mute (Playback Only)
AOPD CONDITION
0 Power Up
1 Power Down
* Differential Path 14 13 12 11
| VLSI I VLSO I УОЦI YOU | VQ10| S1S1 | SI SO | S1Ml|SlM0| S2Ml|S2M0| FLSO | FLD1 | FLDO | FLPD CFG1
Рис. 11. Описание управления микрофонными входами
После активации передача очередной последовательности команд возможна по истечении времени Tpud=1 мС.
Настройка внутренней структуры микросхемы производится загрузкой двух конфигурационных регистров CFG0 и CFG1.
После включения питания необходимо настроить внутреннюю структуру микросхемы загрузкой двух конфигурационных регистров CFG0 и CFG1.
Дополнительный аудиовыход AUX OUT используется, например, для подключения динамика в составе «car kit» с минимальным сопротивлением 5 кОм при максимальной амплитуде выходного напряжения 1 В. Постоянная составляющая на выходе может достигать 1,2 В, поэтому необходимо применять разделительную емкость.
Компоненты и технологии, № 3'2004
Internal to the device
Rb
—o—
ANA IN
Input
Ra
-GH-
ANA IN
Input Amplifier
NOTE: fcunoFF
1
2xRoCcoup
Рис. 12. Аналоговый вход ANA IN Таблица 4
Таблица З
Установленный код Отношение резисторов (Rb/Ra)* Усиление Усиление, дБ
00 63,9/102 0,625 -4,1
01 77,9/88,1 0,883 -1,1
10 92,3/73,8 1,250 1,9
11 106/60 1,767 4,9
Примечание: Ra и Rb в кОм
Установленное значение, дБ Напряжение на входе 0TLP, В CFG0 AIG1 AIG0 Усиление Напряжение на вх/вых матрицы памяти, В U вых., В на динамик
6 1,110 0 0 0,625 0,694 2,22
9 0,785 0 1 0,883 0,694 2,22
12 0,555 1 0 1,250 0,694 2,22
15 0,393 1 1 1,767 0,694 2,22
AUXIN
Input
Internal to the device Rb
—о—
Ra
H=H
ANAIN Input Amplifier
NOTE: fcuTTOFF
2xRaCcoup Рис.13. Звуковой вход AUX IN
Таблица З
Установленный код Отношение резисторов (Rb/Ra)* Усиление Усиление, дБ
00 40,1/40,1 1,0 0
01 47,0/33,2 1,414 3
10 53,5/26,7 2,0 6
11 59,2/21 2,82 9
Примечание: Ra и Rb в кОм
Таблица б
Установленное значение, дБ Напряжение на входе 0TLP, В CFG0 AXG1 AXG0 Усиление Напряжение на вх/вых матрицы памяти, В U вых., В на динамик
0 0,694 0 0 1,00 0,694 0,694
3 0,491 0 1 1,41 0,694 0,694
6 0,347 1 0 2,00 0,694 0,694
9 0,245 1 1 2,82 0,694 0,694
С микрофонных входов голосовой сигнал передается на предварительный усилитель с АРУ или напрямую на OUT MUX в зависимости от выбранного направления. Прямой канал на ANA OUT MUX имеет усиление 6 дБ. (Так амплитудное значение сигнала 208 мВ на дифференциальном микрофонном входе будет усилено до 416 мВ на выводе ANA OUT.) Схема АРУ имеет диапазон 45 дБ и выдает номинальное амплитудное значение 694 мВ для записи в память при выходном значении сигнала с микрофона от 2 до 20 мВ. Типовое значение входного импеданса 10 кОм. Ко входу ACAP подключается емкость порядка 4,7 мкФ на землю для обеспечения работы схемы АРУ микрофона. Она должна быть стабильной, так как используется в режиме воспроизведения в цепи автоматического поддержания уровня. Эта цепь предназначена для понижения уровня шумов в паузах. Подключение этого вывода к земле даст максимальный уровень усиления, а к питанию — минимальный, с отключением функции AutoMute.
Аналоговый вход ANA IN предназначен для подключения телефонных чипсетов (рис. 12, табл. 3-4). Он может быть подклю-
чен к выходу динамика, входу памяти или в другом направлении в соответствии с задаваемой конфигурацией. Это вход для номинального амплитудного напряжения 1,11 В при минимальном усилении 6 дБ. Усиление можно увеличивать до 15 дБ с шагом 3 дБ. Все установки задаются по интерфейсу I2C.
Вход AUX IN является дополнительным аудиовходом, таким же, как «car kit» в мобильном телефоне (рис. 13, табл. 5-6). Этот вход
имеет номинальное амплитудное значение б94 мВ при минимальном усилении G дБ и может быть увеличен до 9 дБ с шагом 3 дБ.
Режим аналогового воспроизведения и аналоговой записи (Playback and Record Mode)
Режим аналогового воспроизведения может быть задан несколькими путями. Самый простой — это однократная 4-байтовая передача последовательности: подчиненный адрес (8Gh), командный байт (A9h) и два адресных байта.
Для режима аналоговой записи такая последовательность имеет вид:
• подчиненный адрес (8Gh);
• командный байт (91h);
• два адресных байта.
Режим сквозного подключения (Feed Through Mode)
Режим сквозного подключения позволяет подключить чипсеты сотового или проводного телефона без заметного влияния на схему источника или приемника сигнала рис 1З. В этом режиме незадействованные части микросхемы будут отключены от питания.
Для настройки передающего канала необходимо:
1. Выбрать направление FTHRU на мультиплексоре ANA OUT, установив биты AOSG, AOS1 и AOS2(CFGG) в G.
2. Подать питание на выходной усилитель — бит AOPD (CFGG) = G.
Для настройки приемного канала необходимо:
1. Биты AIGG и AIG1, управляющие коэффициентом усиления ANA IN, установить согласно приведенной выше таблице. Установим на аттенюаторе 9 db (AIGG=1, AIG1=G), предположив, что пиковое значение входного сигнала не превысит 1 В.
2. Бит AIPD (CFGG), управляющий питанием усилителя ANA IN, установить в G (питание подключено)
3. Выбрать направление ANA IN на выходном мультиплексоре OUTPUT MUX — OPSG=1, OPS1=G (CFGG).
4. Биты OPAG и OPA1 (CFGG), управляющие усилителем динамика и усилителем AUX, установить OPAG=1 и OPA1=G. В этом случае коэффициент усиления Speaker Amplifier установится наибольшим, а выходной усилитель AUX отключится от питания.
CFGG = G1GG G1GG GGGG 1G11 (hex 44GB) CFG1 = GGGG GGG1 111G GG11 (hex G1E3)
Chip Set ANA IN
/ П 1 (APD)
T
2 (AIG1,AIG0)
OUTPUT
MUX
£
Speaker
SP+
SP-
2 (OPA1,OPAO)
Рис. 14. Режим сквозного подключения
(OPSl,OPSO}
Компоненты и технологии, № 3'2004
Режим записи входящих вызовов (Call Record)
В этом режиме производится запись входящих телефонных вызовов. Ниже приводится пример состояния конфигурационных регистров для частоты дискретизации б,4 кГц.
CFGG = G1GG G1GG GGGG 1G11 (hex 44GB)
CFG1 = GGGG GGGG 11GG G1G1 (hex GGC3)
Режим записи в память (Memo Record)
Этот режим предназначен для записи сообщений с микрофона в MLS-матрицу памяти. В примере записи конфигурационных регистров выбрана частота дискретизации З,3 кГц, а неиспользованные части микросхемы отключены от питания.
CFGG = GG1G G1GG GG1G GGG1 (hex 2421)
CFG1 = GGGG GGG1 G1GG 1GGG (hex G148)
Режим воспроизведения вызовов (Memo and Call Playback)
Режим предназначен для локального воспроизведения из MLS ранее записанных сообщений. Запись проводилась на частоте 8 кГц. Неиспользуемые каскады отключались от питания.
CFGG = GG1G G1GG GG1G GG1G (hex 2422)
CFG1 = G1G1 1GG1 11G1 1GG1 (hex 59D1)
Режим вызова сообщений (Message Cueing)
В этом режиме осуществляется прогон аналоговых сообщений со скоростью в З12 раз быстрее, чем при нормальном воспроизведении без определения их реального физического расположения. Останов происходит при достижении метки EOM. В адресном счетчике устанавливается адрес следующего сообщения.
Режим стирания цифровых данных (Erasing Digital Data)
Для выполнения операции цифрового стирания необходимо послать команду D1 с 11-битовым адресом страницы и З-бито-вым адресом блока (GGGGG). Стирание страницы можно провести только целиком, а запись — отдельными блоками.
Режим записи цифровых данных (Writing Digital Data)
В режиме цифровой записи пользователь выбирает область памяти, которая будет отведена под цифровые данные. Каждая страница может быть только либо цифровой, либо аналоговой. Минимально адресуемая часть памяти в цифровом режиме — 1 блок (б4 бита). Адрес состоит из 11-битного адреса страницы и З-битного адреса блока. При изменении содержимого одного из 32 блоков необходимо переписать всю страницу. Перед началом записи устанавливается режим ENTER DIGITAL MODE, а после ее завершения следует послать команду EXIT DIGITAL MODE.
Режим чтение цифровых данных (Reading Digital Data)
Чтение цифровых данных осуществляется по шине I2C. Запись и чтение цифровых данных может проводиться блоками (по б4 бита). Появление низкого уровня на выходе INT сигнализирует о переполнении.
Более подробную информацию можно найти на сайте производителя www. winbond.com
