CC BY
130
УДК 621.37
МЕТОДИКА ПРОЕКТИРОВАНИЯ СИНТЕЗАТОРА ЧАСТОТ ПРЯМОГО ЦИФРОВОГО
СИНТЕЗА НА БАЗЕ ПЛИС
А.А. Пирогов1, Е.А. Бочаров2, Э.В. Сёмка3, О.Ю. Макаров1
воронежский государственный технический университет, г. Воронеж, Россия 2АО «Воронежское центральное конструкторское бюро «Полюс», г. Воронеж, Россия 3Военный учебно-научный центр Военно-воздушных сил «Военно-воздушная академия им. проф. Н.Е. Жуковского и Ю.А. Гагарина», г. Воронеж, Россия
Аннотация: неотъемлемым элементом большинства радиотехнических устройств являются системы синтеза частот и сигналов. Большинство известных схем использует аналоговые элементы, которым присуще изменение параметров в той или иной степени под влиянием внешних факторов. Однако с появлением и развитием цифровой техники, которая использует исключительно математические расчеты и логические функции, устойчивые к изменению внешних факторов, появился новый способ генерации сигналов - это прямой цифровой синтез. Один из основных типов синтезаторов частот - цифровые вычислительные синтезаторы (ЦВС). Высокое разрешение по частоте и фазе, максимально быстрый переход на другую частоту без разрыва фазы, возможность управления частотой, фазой и амплитудой по цифровому интерфейсу постоянно расширяют сферу применения ЦВС в различных областях техники, таких как связь со спутниками, радиолокация, радионавигация, измерительные приборы и т.д. Прямой цифровой синтез - метод создания сигнала требуемой частоты и формы с помощью цифровых ресурсов. Благодаря цифровому решению генерируемый сигнал обладает точностью, присущей цифровым системам. Частота, амплитуда и фаза сигнала в любой момент времени известны и подконтрольны. Благодаря этим преимуществам прямой цифровой синтез все сильнее вытесняет аналоговые решения. Актуальность работы обусловлена отсутствием отечественных аналогов микросхем синтезаторов частот, реализованных на современной элементной базе. Описана методика проектирования прямого цифрового синтезатора (ПЦС) с четвертьволновым преобразователем (ЧВП) на базе ПЛИС
Ключевые слова: арифметико-логическое устройство, программируемая логическая интегральная схема, проектирование, верификация, моделирование
Введение
Цель работы - разработать методику проектирования базовой части синтезатора частот на основе прямого цифрового синтезатора (ПЦС) с применением ПЛИС.
Схема синтезатора представлена на рис. 1. Четвертьволновый преобразователь использует свойство симметрии синуса для формирования полного периода сигнала. Это означает, что в памяти содержатся выборки только для четверти волны сигнала, которые при определенном алгоритме чтения памяти формируют полный период. Этот прием позволяет сократить объем используемой памяти в четыре раза.
Для формирования полного периода необходимы четыре цикла чтения таблицы:
- в прямом направлении (от нулевого адреса к максимальному) с сигналом положительного знака,
- в обратном направлении (от максимального адреса к нулевому) с сигналом положительного знака,
- в прямом направлении (от нулевого адреса к максимальному) с сигналом отрицательного знака,
- в обратном направлении (от максимального адреса к нулевому) с сигналом отрицательного знака [1].
При данном методе формирования весь размах сигнала будет находиться в пределах от нуля до напряжения питания (ипит) устройства. Поэтому условно нулем, относительно которого отсчитываются положительные или отрицательные полуволны, будет являться половина напряжения питания (ипит/2). И для того чтобы сформировать полуволну служат два цикла чтения ПЗУ (в прямом и обратном направлении), а сигнал знака определяет, какой она будет, положительной или отрицательной, путем сложения или вычитания значения выборок со значением условного нуля. Так амплитуда отрицательной полуволны будет лежать в пределах от нуля до напряжения ипит/2, а амплитуда положительной полуволны от ипит/2 до ипит.
В данном варианте структура ПЦС содержит следующие блоки:
- накопитель кода фазы (НКФ),
- селектор квадрантов (СК),
© Пирогов А.А., Бочаров Е.А., Сёмка Э.В., Макаров О.Ю., 2018
- постоянное запоминающее устройство со значениями выборок (ПЗУ),
- выходной инвертор (ВИ).
Проектирование прямого цифрового синтезатора
Прямой цифровой синтезатор построен на базе ПЛИС Altera семейства Cyclone IV мо-
г----------------------------------7П//------------------------------------------,
Рис. 1. Блок-схема синтезатора частот с четвертьволновым преобразователем
дель EP4CE6. Микросхема смонтирована на отладочной плате, которая в своем составе имеет генератор тактовой частоты 50 МГц, на которую мы и будем ориентироваться. Разработка кода программы синтезатора велась на языке Verilog в среде Quartus Prime 17.0 Lite Edition (рис. 2).
Основной задачей является получение сигнала синусоидального вида в цифровой форме для дальнейшей возможности применения в цифровой обработке сигналов.
Накопитель кода фазы осуществляет управление всей системой. Он отвечает за установку частоты с помощью настроечного слова, управление фазой и шага перестройки.
Значение фазы изменяется линейно и на выход поступает в цифровом виде [2].
Селектор квадрантов определяет, в каком квадранте будет располагаться считанная четверть волны в зависимости от значения фазы. На выходе имеет значения адреса для чтения таблицы ПЗУ и сигнал знака.
«ikO-
phase_accum:instO
fi
elk
oul <iddi(9.0]
-n> phjj«_control[9..0]
quarter selector sin:inst
<lkj~
<l.)i.> intq 0)1
(lil.i ncil|7 Q|
SIN_ROM_1:inst3
1_
clock!
o!8.0|
-| > saw_control[7-0] ) sign_control[1..0]
outjnvertorinstl
J
ffl
In dJta sin[8 0|
In Hrn|1.0)
V"l8 °l □> sin_data_out[8..0)
Рис. 2. Схема прямого цифрового синтезатора с четвертьволновым преобразователем в среде Quartus Prime
Постоянное запоминающее устройство содержит значения выборок для четверти волны синусоидального сигнала.
Выходной инвертор служит для окончательного формирования синусоидального сигнала. На вход принимает значения выборок из ПЗУ и сигнал знака от селектора квадрантов.
На выходе системы создается последовательность дискретных значений синуса, которые после обработки цифроаналоговым преобразователем (ЦАП) и фильтрации с помощью фильтра низкой частоты (ФНЧ) принимают вид аналогового синусоидального сигнала [3].
При данной конфигурации методика проектирования сводится к определению таких параметров ПЦС, как:
- максимальная синтезируемая частота,
- тактовая частота,
- разрядность накопителя кода фазы,
- количество ячеек ПЗУ,
- разрядность ячеек ПЗУ.
Первый вопрос, на который необходимо ответить, приступая к проектированию ПЦС, это определение максимальной синтезируемой частоты. Если стоит цель, определить данную частоту при известной тактовой частоте, используют формулу:
/тах = °.4 х /с1к,
(1)
где £пах - максимальная синтезируемая частота;
^;1к- частота тактового сигнала.
Если нужно определить частоту тактового сигнала по известной максимальной синтезируемой частоте, используют формулу:
/с1к ^
0.4
(2)
где fclk - тактовая частота;
£пах - максимальная синтезируемая часто-
та.
Коэффициент 0,4 говорит о том, что получить на выходе ПЦС частоту выше, чем 0,4* не удастся, потому что реконструкция выходного сигнала невозможна без фильтра нижних частот, ограничивающего диапазон выходного сигнала приблизительно до 40% тактовой частоты.
После нахождения тактовой частоты, следующим шагом является расчет разрядности
НКФ. Она будет влиять на шаг перестройки частоты.
В своем составе НКФ содержит:
- регистр приращения фазы, содержащий настроечное слово М (код частоты), устанавливающее всю систему на нужную частоту,
- сумматор, складывающий текущее значение фазы и постоянное число М,
- фазовый регистр, который содержит текущее значение фазы и при поступлении тактового сигнала перезагружается новым значением.
Все элементы схемы имеют одинаковую разрядность. НКФ собирается по схеме, представленной на рис. 3.
Рис. 3. Схема построения НКФ
Теперь используя известную тактовую частоту, можно подобрать разрядность НКФ, обеспечивающую наиболее близкое значение шага перестройки к желаемому значению, используя формулу:
А/ = (3)
где Лf - шаг перестройки;
- тактовая частота; п - разрядность аккумулятора фазы.
Результатом выполнения расчета являются рассчитанные значения шага перестройки для разрядностей от 24 до 48, при заданной частоте.
Определить частоту синтезируемого сигнала можно по формуле:
fout = М х ^р, (4)
где - синтезируемая частота; М - настроечное слово;
- тактовая частота; п - разрядность накопителя кода фазы.
Настроечное слово М для установки ПЦС на требуемую частоту рассчитывается по следующей формуле:
М =
2nxfout
fclk
(5)
где М - код частоты; n - разрядность НКФ; fout - выходная частота; fclk - тактовая частота.
Если же синтезатор должен работать на фиксированной частоте, в регистр приращения фазы записывается константа, рассчитанная по формуле (5) соответствующая требуемой частоте. Выходной сигнал модуля НКФ должен выглядеть как последовательность дискретных значений фазы, где каждое последующее значение отличается от предыдущего на величину М. График представлен на рис. 4.
Как было указано выше, основой системы является накопитель кода фазы (НКФ, аккумулятор фазы), который осуществляет управление всей системой. Схема НКФ в среде Quartus Prime представлена на рис. 5.
На практике перед сумматором устанавливается еще один регистр (регистр приращения фазы - РПФ), который хранит в себе значение приращения фазы, обозначаемое буквой М.
Рис. 4. Выходные данные фазы НКФ
Основной характеристикой накопителя кода фазы является шаг перестройки частоты. Этот параметр зависит от тактовой частоты и разрядности накопителя кода фазы. Разрядность накопителя выбирают из диапазона 24 -48 бит, что позволяет обеспечить оптимальный шаг перестройки частоты [4].
Например, при тактовой частоте 50 МГц шаг может меняться от 2,9 Гц до 1,77* 10-7 Гц.
phase_accum:instO
В
1'hOciN Add0
out_reg[31..0]
A[31..Q]
32'h1a36e3 в[31..0]
OUT[31..Q]
32'hO
□
>CLK SCLR
out_addr[9..0]
Рис. 5. Схема накопителя кода фазы в среде Quartus Prime
При имеющемся тактовом генераторе с частотой 50 МГц возможно обеспечить шаг перестройки частоты от 2,9 Гц до 1,77* 10-7 Гц. В табл. 1 представлены сравнительные данные расчетных размеров шага перестройки для разных разрядностей накопителя фазы от 24 до 48 бит.
Для проектируемого синтезатора выбрана разрядность 32 бита, обеспечивающая шаг перестройки 0,01 Гц.
В регистр приращения фазы записывается настроечное слово, обозначаемое буквой М, которое задает шаг перестройки, соответствующий той или иной частоте. Содержимое регистра приращения фазы может принимать значения в диапазоне:
0<М <2п,
где п - разрядность регистра приращения фазы;
М - число в регистре приращения фазы.
Разрядность регистра должна соответствовать выбранной разрядности накопителя кода фазы, как и разрядность сумматора.
Нулевое приращение соответствует нулевой частоте, т.е. постоянному току на выходе, приращение 2п - максимальной частоте соответственно.
Однако, как сказано ранее, максимальной синтезируемой частотой, отвечающей условию, является 20 МГц, отсюда следует, что в нашем случае, значение М, будет меняться в пределах:
о < м < м(/тах).
В шестнадцатеричном виде это выглядит
как:
0 <М < 666666661б. На выходе накопитель кода фазы имеет последовательность двоичных чисел, отличающихся на величину М.
В модуле один вход, на который подается сигнал тактового генератора, и один выход, передающий последовательность значений мгновенной фазы.
Таблица 1
Таблица зависимости шага перестройки частоты от разрядности накопителя кода фазы при тактовой частоте 50 МГц
Модуль не имеет интерфейса управления, вместо этого в регистр приращения фазы записан фиксированный код М = 32Ъ418937 соответствующий частоте 50 КГц. В модуле всегда при поступлении положительного фронта тактового сигнала значение приращения фазы в сумматоре складывается с текущим значением выходного регистра. Суммирование происхо-
дит до переполнения счетчика, после чего он сбрасывается и начинает счет от нуля.
Следующим этапом является создание блока селектора квадрантов. С этого блока начинается преобразование значений фазы в синусоидальный сигнал. На его вход подаются значения фазы с выхода НКФ усеченные до разрядности Р отбрасыванием младших разрядов. Обычно значение Р лежит в диапазоне от 8 до 16 бит, что определяется количеством используемых ячеек ПЗУ, либо зависит от имеющихся ресурсов. Отбрасывание младших разрядов вносит допустимую незначительную погрешность, так как основная масса ошибок и шумов возникает на этапе цифроаналогового преобразования с помощью ЦАП.
Работа селектора квадрантов заключается в формировании последовательности адресов для чтения содержимого постоянного запоминающего устройства (ПЗУ) и формировании сигнала знака, который будет использоваться при окончательном формировании сигнала. Его работа организуется следующим образом. Из значений, поступающих на вход СК, выбираются два старших разряда и принимаются как сигналы направления чтения таблицы ПЗУ и сигнал знака [5].
Старший разряд Р за полный период обращения изменяет свое состояние с частотой, соответствующей изменению знака полуволны, а разряд Р-1 (предпоследний) с той же частотой изменяет свое состояние, что и участки возрастания и спада полуволн синусоидального сигнала. В совокупности два сигнала определяют, в каком квадранте будут располагаться отсчеты синуса. Таблица состояний сигналов для каждого квадранта представлена далее.
Таблица 2
Таблица состояний сигналов выбора кода _квадранта_
Номер квадранта Бит Р Бит Р - 1
1 (I) 0 0
2 (II) 0 1
3 (III) 1 0
4 (IV) 1 1
Фактически состояние старшего разряда Р можно напрямую подать на выход блока СК как сигнал знака, а внутри блока обрабатывать состояния бита Р-1. Когда бит Р-1 имеет состояние логического нуля, значение адреса должно увеличиваться от нулевого до максимального, а при логической единице, уменьшаться от максимального до нулевого. В итоге
Разрядность накопителя фазы (НКФ) Шаг перестройки частоты
24 2,98023
25 1,49011
26 0,74505
27 0,37252
28 0,18626
29 0,09313
30 0,04656
31 0,02328
32 0,01164
33 0,00582
34 0,00291
35 0,00145
36 0,00072
37 0,00036
38 0,00018
39 0,000090949
40 0,000045474
41 0,000022737
42 0,000011368
43 0,0000056843
44 0,0000028421
45 0,0000014210
46 0,00000071054
47 0,00000035527
48 0,00000017763
увеличение и уменьшение значений адреса будет соответствовать прямому и обратному чтению таблицы. Временная диаграмма представлена на рис. 6.
Далее значения адреса подаются на адресный вход ПЗУ. Запоминающее устройство может быть не только встроенным в кристалл (интегрировано в ПЛИС), но и внешним в зависимости от потребностей и ресурсов разработчика. С увеличением разрядности ячейки растет точность дискретного значения синуса. Однако окончательная точность зависит от параметров ЦАП. Обычно разрядность ячейки выбирается на два разряда больше, чем разрядность ЦАП. Поэтому разрядность ячейки ПЗУ лежит в пределах от 8 до 14 бит.
Рис. 6. Временное соотношение сигнала направления чтения и выходных значений адреса чтения ПЗУ
В обычном варианте, когда таблица ПЗУ содержит значения полного периода синуса, значения с выхода НКФ подаются напрямую на адресный вход блока памяти. В нашем же
случае, используя четвертьволновый преобразователь, если мы повторим данную операцию, получим лишь повторяющиеся четверти периода синуса на выходе.
Для формирования полного периода таблицу нужно считывать немного иначе. Для формирования волны на промежутке от 0 до л/2 (I квадрант) значения таблицы считывают-ся в прямом направлении, от нулевого адреса к максимальному. Для формирования волны на промежутке от п/2 до п (II квадрант) значения считываются в обратном направлении, от максимального адреса к нулевому. Для формирования волны на промежутке от п/2 до 3/2п (III квадрант) значения таблицы считываются в прямом направлении, от нулевого адреса к максимальному, с отрицательным знаком. Для формирования волны на промежутке от 3/2п до 2п (IV квадрант) значения считываются в обратном направлении, от максимального адреса к нулевому, с отрицательным знаком.
Для того чтобы определить, когда, с каким знаком и в каком направлении производить чтение таблицы, используется сигнал признака.
Признаками принимаются два старших бита значений шины Р+2, поступающих с выхода НКФ на вход селектора. Один отвечает за направление чтения (бит Р + 1), второй за знак полуволны (бит Р + 2). Их совокупность отвечает за то, в каком квадранте будет формироваться волна. Таблица истинности и фото осциллограммы сигналов представлены далее.
На каждый полный цикл чтения приходится изменение логического уровня сигнала, что соответствует смене знака полуволны. Высокий уровень - положительная полуволна, низкий уровень - отрицательная полуволна. Схема селектора квадрантов представлена на рис. 7.
Рис. 7. Схема селектора квадрантов
Вход модуля data_in принимает значения ячеек ПЗУ, при этом разрядность мгновенного
от накопителя кода фазы с разрядностью Р + 2 значения фазы обрезается отбрасыванием
бит (рис. 8). Здесь Р означает ширину адреса младших бит до величины адреса Р. Потеря
значений младших бит на точность не влияет, потому что в ошибке значении G-й выходного сигнала доминирует составляющая ошибки квантования цифро-аналогового преобразователя. Разрядность адреса Р определяется в общем случае количеством ячеек ПЗУ. Эту зависимость можно записать как:
Р = 1С§2 К, (6)
где Р - разрядность адреса ячейки ПЗУ;
К - количество ячеек ПЗУ.
Современные ПЗУ позволяют организовать адресацию от 32 до 65536 ячеек, что соответствует разрядности адреса от 4 до 16 бит соответственно. В данном проекте выбрана разрядность адреса ПЗУ равная 8 бит, что соответствует 256 ячейкам памяти, поэтому входные данные селектора квадрантов будут иметь разрядность 8 + 2 = 10 бит.
Рис. 8. Схема селектора квадрантов в среде Quartus Prime
ПЗУ содержит 256 отсчетов для формирования четверти волны синуса. Для сравнения при использовании прямого преобразователя, записав значения для целого периода при тех же параметрах Памяти, потребовалось бы уже 1024 ячеек памяти. Это в 4 раза больше, что для некоторых микросхем может быть критично.
Значения отсчетов синуса с выхода ПЗУ поступают для окончательной обработки в выходной инвертор (ВИ). Его задача по сигналу
знака от селектора квадрантов инвертировать значения синтезированной полуволны, тем самым сформировав отрицательную полуволну (рис. 9).
На вход модуль принимает мгновенные значения синуса, записанные в ПЗУ, и сигнал признака знака от селектора квадрантов. Основная задача выходного инвертора - это перевернуть полуволну по сигналу признака отрицательного знака, тем самым закончив формирование полного периода синуса.
О
Рис. 9. Работа выходного инвертора в зависимости от сигнала знака селектора квадрантов
Схема модуля выходного инвертора в среде Quartus Prime представлена на рис. 10. Как было сказано ранее, размах сигнала
будет находиться в пределах от нуля до напряжения питания (ипит) устройства. Поэтому условно нулем, относительно которого от-считываются положительные или отрицательные полуволны, будет являться половина напряжения питания (ипит/2). И для того чтобы сформировать полуволну положительную или отрицательную, необходимо к цифровому значению условного нуля при поступлении сигнала положительной полуволны прибавлять дискретные значения синуса, а при поступлении сигнала отрицательной полуволны, вычитать значения выборок от значения условного нуля. Так амплитуда отрицательной полуволны будет лежать в пределах от нуля до напряжения ипит/2, а амплитуда положительной полуволны от ипит/2 до ипит.
out invertor:inst3
И out _sin_reg[8..0]
elk >CLK Q SCLR
in_sign[1 ..0] 9'hO
in_data_sin[8..0] — I о u t_si n_reg~[8..0]
1'hOciN Addo oc
1
А[8..0]/^\оит[8..0]
9'h1ff
out_data_sin[8..0]
Рис. 10. Схема выходного инвертора
В итоге после соединения всех блоков по схеме (рис. 2) на выходе синтезатора создается последовательность дискретных значений синуса. Если нет необходимости в преобразовании в аналоговый вид, данные можно использовать для математической обработки. Если же необходимо преобразовать сигнал в аналоговый вид, применяется ЦАП и ФНЧ.
Выводы
Результатом проделанной работы по изучению прямого цифрового синтеза является методика, описывающая проектирование простого синтезатора частот на базе ПЛИС. Полученная методика не охватывает всех вопросов по проектированию связанных с выбором или расчетом ЦАП и ФНЧ, влияния параметров элементов ПЦС на чистоту спектра выходного сигнала и других вопросов, связанных с обработкой сигналов. Однако полученные результаты можно использовать как базу для дальнейшего развития темы, углубленного исследования, расширения возможностей и улучшения синтезатора. В пер-
спективе полученный опыт и знания не составит труда направить на проектирование синтезаторов в исполнении интегральных микросхем и улучшение решений на базе ПЛИС, создавая цифровые синтезаторы частот прямого цифрового синтеза на отечественной элементной базе.
Литература
1. Угрюмов Е.П. Цифровая схемотехника: учеб. пособие. СПб.: БХВ-Петербург, 2004. 800 с.
2. Тарасов И.Е., Потехин Д.С. Разработка систем цифровой обработки сигналов на базе ПЛИС. М.: Горячая линия - Телеком, 2007. 248 с.
3. Makarov E.S., Fedorov S.M. Broadband e-shaped microstrip antenna with dipole re-radiators. Microwave and Optical Technology Letters. 2012. Т. 54. № 8. С. 1785-1788.
4. Экспериментальное исследование сверхширокополосной антенны, построенной на основе модификации плоской линзы Люнеберга / С.А. Антипов, А.В. Аших-мин, В.В. Негробов, С.М. Фёдоров // Вестник Воронежского государственного технического университета. 2012. Т. 8. № 3. С. 113-118.
5. Самодуров А.С., Антипов С.А. Моделирование пеленгационных характеристик трехэлементной кольцевой антенной решетки с учетом влияния носителя. М.: Радиотехника, 2017. № 6. С. 145-148.
Поступила 15.09.2018; принята к публикации 29.11.2018 115
Информация об авторах
Пирогов Александр Александрович - канд. техн. наук, доцент, Воронежский государственный технический университет (394026, г. Воронеж, Московский проспект, 14), e-mail: [email protected]
Бочаров Евгений Алексеевич - инженер 2 категории, АО «Воронежское центральное конструкторское бюро «Полюс» (394019, г. Воронеж, ул. Краснодонская, 16 «Б»), e-mail: [email protected]
Сёмка Элеонора Викторовна - преподаватель, Военный учебно-научный центр Военно-воздушных сил «Военно-воздушная академия им. проф. Н.Е. Жуковского и Ю.А. Гагарина» (394064, г. Воронеж, ул. Старых Большевиков, 54 «А»), e-mail: [email protected]
Макаров Олег Юрьевич - д-р техн. наук, профессор, Воронежский государственный технический университет (394026, г. Воронеж, Московский проспект, 14), e-mail: [email protected]
METHOD OF DESIGNING THE FREQUENCY SYNTHESIZER OF DIRECT DIGITAL
SYNTHESIS ON FPGA
A.A. Pirogov1, E.A. Bocharov2, E.V. Syemka3, O.Yu. Makarov1
Voronezh State Technical University, Voronezh, Russia 2"VTSKB "Polyus", Voronezh, Russia 3 Military scientific educational center of Military-Air forces "N.E.Zhukovsky and JU.A. Gagarin
Military-Air academy", Voronezh, Russia
Abstract: an integral element of most radio devices are systems for synthesizing frequencies and signals. Most of the known circuits use analog elements, which are characterized by changing parameters to one degree or another under the influence of external factors. However, with the advent and development of digital technology, which uses purely mathematical calculations and logical functions that are resistant to changes in external factors, a new way of generating signals has emerged -direct digital synthesis. One of the main types of frequency synthesizers is digital computational synthesizers (DCS). High resolution in frequency and phase, the most rapid transition to another frequency without interrupting the phase, the ability to control the frequency, phase, and amplitude of the digital interface are constantly expanding the scope of digital signaling systems in various fields of technology, such as satellite communications, radar, radio navigation, measuring instruments, etc. Direct digital synthesis is a method of creating a signal of the required frequency and shape using digital resources. Thanks to the digital solution, the generated signal has the inherent accuracy of digital systems. The frequency, amplitude and phase of the signal at any given time are known and controlled. Thanks to these advantages, direct digital synthesis is increasingly crowding out analog solutions. The work is relevant because of the lack of domestic analogues of frequency synthesizer chips, implemented on a modern element base. The technique of designing a direct digital synthesizer (DDS) with a quarter-wave converter (QWC) based on FPGA is described
Key words: arithmetic logic device, programmable logic integrated circuit, design, verification, modeling
References
1. Ugryumov E.P. "Digital circuit design: manual" ("Tsifrovaya skhemotekhnika: ucheb. posobie"), St. Petersburg, BHV-Peterburg, 2004, 800 p.
2. Tarasov I.E., Potekhin D.S. "Development of digital signal processing systems based on FPGA" ("Razrabotka sistem tsifrovoy obrabotki signalov na baze PLIS"), Moscow, Goryachaya liniya - Telekom, 2007, 248 p.
3. Makarov E.S., Fedorov S.M., "Broadband e-shaped microstrip antenna with dipole re-radiators", Microwave and Optical Technology Letters, 2012, vol. 54, no. 8, pp. 1785-1788.
4. Antipov S.A., Ashikhmin A.V., Negrobov V.V., Fyedorov S.M. "Experimental study of an ultra-wideband antenna, built on the basis of a modification of a flat Luneberg lens", ne Bulletin of Voronezh State Technical University (Vestnik Voronezhskogo gosudarstvennogo tekhnicheskogo universiteta), 2012, vol. 8, no. 3, pp. 113-118.
5. Samodurov A.S., Antipov S.A. "Modeling the direction-finding characteristics of a three-element annular antenna array, taking into account the influence of the carrier", Moscow, Radio Engineering (Radiotekhnika), 2017, no. 6, pp. 145-148.
Submitted 15.09.2018; revised 29.11.2018
Information about the authors
Aleksandr A. Pirogov, Cand. Sc. (Technical), Associate Professor, Voronezh State Technical University (14 Moskovskiy prospekt, Voronezh, 394026, Russia), e-mail: [email protected]
Evgeniy A. Bocharov, Engineer, JS «VTSKB "Polyus"» (16B Krasnodonskaya st., Voronezh 394019, Russia), e-mail: [email protected]
Eleonora V. Syemka, Assistant Professor, Military scientific educational center of Military-Air forces "N.E.Zhukovsky and JU.A. Gagarin Military-Air academy" (54A Starykh Bol'shevikov st., Voronezh 394064, Russia), e-mail: [email protected] Oleg Yu. Makarov, Dr. Sc. (Technical), Professor, Voronezh State Technical University (14 Moskovskiy prospekt, Voronezh, 394026, Russia), e-mail: [email protected]
