CC BY
5Для рабочих напряжений, при которых КМОП-элементы имеют наибольший расход энергии, конденсаторно-транзисторные элементы дают более чем десятикратный выигрыш, что больше ранее рассчитанного на схемотехническом уровне. Такой выигрыш не может быть объяснен только уменьшением выходной амплитуды (не более 10%). Полученный результат свидетельствует о перспективности дальнейшей разработки данной логики в качестве альтернативы КМОП для схем с жесткими ограничениями по энергопотреблению.
Поступило10 февраля 2010 г.
Николаев Артём Валерьевич - ассистент кафедры интегральной электроники и микросистем МИЭТ. Область научных интересов: элементная база электронных схем, энергоэффективные и малопотребляющие цифровые схемы. E-mail: tvomvchmail@googlemail.com
УДК 004.272.42
Метод обеспечения динамической частичной реконфигурируемости аппаратуры высокопроизводительного
систолического процессора
Д.С.Артамонов
Московский государственный институт электронной техники (технический университет)
Реконфигурируемая вычислительная система (РВС) представляет собой однородный массив (матрицу) вычислительных ячеек одной структуры - однобитовых простых процессорных элементов (ПЭ), каждая из которых может выполнять как минимум одну специфическую функцию из определенного набора возможных функций в зависимости от конфигурации, в которой она находится. При этом вычислительные ячейки массива могут находиться в различных конфигурациях, которые можно изменять в процессе эксплуатации реализованного микрочипа такого массива в составе аппаратуры, обеспечивая тем самым реализацию различных функций и вычислительных алгоритмов [1, 2, 3].
До последнего времени реконфигурируемые системы не позволяли обеспечить динамическую частичную адаптацию системы к структуре решаемых задач в темпе реального времени. По мере развития и усложнения реконфигурируемых устройств, размеров матрицы ПЭ, увеличения объемов настройки и времени ее загрузки все более важной становится задача быстрого (в течение нескольких тактов синхронизации) переконфигурирования части массива без прерывания вычислений его других частей [4].
Развитие средств обеспечения эффективной динамической и частичной реконфигурации является одной из наиболее важных задач в области развития новых подходов к проектированию высокопроизводительных процессоров на основе реконфигурируемой аппаратуры.
Для того чтобы обеспечить динамическую реконфигурируемость вычислительной системы, необходимо определить возможность доступа управляющего устройства (конфигуратора) к любому индивидуальному ПЭ. Для этого в схему вводится система адресации.
Предположим, вычислительная матрица процессорных элементов системы имеет размерность nxm процессорных элементов. В управляющем устройстве (конфигураторе) необходимо выделить пары адресных регистров Xt и Yt, Xc и Yc (log2n и log2m разрядов для адресации nxm ячеек соответственно), определяющие адрес ячейки для работы по заданной функции и адрес ячейки для загрузки конфигурационных данных. Таким образом, множество значений регистров Xt и Yt определяет принадлежность ПЭ конкретной задаче, а множество значений регистров Xc и Yc, - принадлежность ПЭ конкретной конфигурации. В адресных регистрах содержатся данные, определяющие доступ к ПЭ в данный момент времени. В качестве дополнительной аппаратуры в ПЭ вводится структура, определяющая логическую функцию:
© Д.С.Артамонов, 2010
шёеРЕ = шё^ л X л У( V шё^ л Хс л 7С,
где тёерЕ - индивидуальный сигнал, определяющий режим работы ПЭ; тёе8 - глобальный сигнал (к каждому ПЭ матрицы), определяющий режим работы ПЭ; тЛ& - глобальный сигнал, определяющий режим загрузки ПЭ.
В случае, когда активны и сигнал режима работы, и сигнал режима загрузки, а также совпадают координаты ПЭ для пар адресных регистров конфигурации и функционирования ПЭ, приоритет имеет режим загрузки конфигурационных данных. Режимом загрузки и режимом функционирования вычислительных алгоритмов (запущенных приложений) отдельных ПЭ матрицы можно динамически управлять, изменяя значения соответствующих адресных регистров.
В процессе выполнения на аппаратуре вычислительной матрицы прикладных задач могут возникать ситуации, когда необходимо доставить данные с входных/выходных буферов матрицы в конкретный ПЭ, отдаленный от периферии (ПЭ, находящийся ближе к центру матрицы). При наличии только ближних межпроцессорных связей (связей между соседними ПЭ) такая задача решается посредством транзита данных через ячейки, находящиеся между периферийными ПЭ и заданным ПЭ. Таким образом, в процессе транзита данных в ПЭ возникает задержка, определяемая количеством ПЭ, участвующих в процессе транзита данных, а также используются соответствующие аппаратные ресурсы, что снижает эффективность организации вычислительного процесса и удельную производительность системы (производительность на единицу площади).
Обобщенная функциональная схема динамически реконфигурируемого матричного процессора с глобальными связями
Разработано техническое решение, обеспечивающее эффективность и быстроту динамической реконфигурации аппаратуры системы и позволяющее повысить удельную производительность реконфигурируемой вычислительной системы в целом.
В аппаратуру вычислительной системы вводятся глобальные связи. За счет интеграции в аппаратуру системы дополнительных коммутаторов, а также вертикальных и горизонтальных шин (рисунок), обеспечивается возможность прямой загрузки/выгрузки данных (как конфигурационных настроек, так и операндов) из входных/выходных буферов в любой ПЭ матрицы. При этом аппаратные ресурсы других ПЭ для транзита данных не используются. Данные появляются на входе ПЭ фактически без задержек.
Необходимо расширить код настройки процессорного элемента, включающий поля коммутации входов/выходов ПЭ с внешними входными/выходными буферами данных.
Следует отметить, что значение показателя отношения интегрированных дополнительных аппаратных ресурсов матрицы к общей площади матрицы составляет порядка 0,01% (оценка проводилась в процессе реализации матрицы ПЭ размерностью 8x8 на ПЛИС xc4vlx160). Таким образом, по сравнению с площадью ПЭ, вводимые дополнительные аппаратные издержки представляют собой незначительную величину и в то же время определяют значительное повышение эффективности организации вычислительного процесса на РВС. В процессе реализации на указанной ПЛИС набора алгоритмов (поиск слов в последовательности, произведение матриц, LU-декомпозиция, транспонирование матриц, скалярное произведение векторов, свертка, интерполяция, дискретное косинусное преобразование, линейная фильтрация, нелинейная фильтрация, быстрое преобразование Фурье (БПФ), вычисление полинома по схеме Горнера, кодер Рида-Соломона и др.) в режиме многозадачности достигнуто более чем 20%-ное снижение времени простоя системы, обусловленного транзитом данных в нужные ячейки матрицы. Динамическое переключение между приложениями матрицы исключает циклы переконфигурирования всего массива, что определяет, в свою очередь, общий прирост производительности порядка 15-20%.
Работа выполнена в рамках реализации ФЦП «Научные и научно-педагогические кадры инновационной России» на 2009 - 2013 годы (Проект № П-526 от 05.08.2009 г.).
Литература
1. Шмойлов В.И., Русин Б.П., Кузьо М.Н. Ячейка пульсирующих информационных решеток. - Львов: Мерка-тор, 2001. - 34 с.
2. Каляев И.А., Левин И.И., Семерников Е.А., Шмойлов В.И. Реконфигурируемые мультиконвейерные вычислительные структуры / Под общ. ред. И.А.Каляева. - Ростов н/Д: Изд-во ЮНЦ РАН, 2008. - 320 с.
3. Семейство базовых модулей для построения реконфигурируемых многопроцессорных вычислительных систем со структурно-процедурной организацией вычислений / И.В.Беседин, Н.Н.Дмитренко, И.А.Каляев и др. // Научный сервис в сети Интернет: технологии распределенных вычислений: материалы Всерос. науч. конф. - Новороссийск. - М.: Изд-во МГУ, 2006. - С. 47-49.
4. Дордопуло А.И., Каляев И.А., Левин И.И., Семерников Е.А. Семейство многопроцессорных вычислительных систем с динамически перестраиваемой архитектурой // Высокопроизводительные вычислительные системы: материалы Четвертой Междунар. науч. молодежной школы. - Таганрог: Изд-во ТТИ ЮФУ, 2007. - С. 68-74.
Поступило 17 марта 2010 г.
Артамонов Дмитрий Сергеевич - аспирант кафедры интегральной электроники и микросистем МИЭТ. Область научных интересов: разработки в области параллельных архитектур и распределенных вычислений, исследования в области построения высокопроизводительных многопроцессорных и реконфигурируемых вычислительных архитектур. E-mail: dmitry.artamonov@idm.ru
