CC BY
2
2024 Электротехника, информационные технологии, системы управления № 50 Научная статья
DOI: 10.15593/2224-9397/2024.2.11 УДК 004.89
С.Ф. Тюрин12, С.И. Советов1
1Пермский национальный исследовательский политехнический университет,
Пермь, Российская Федерация 2Пермский государственный национальный исследовательский университет,
Пермь, Российская Федерация
ЛОГИЧЕСКИЙ ЭЛЕМЕНТ ПРОГРАММИРУЕМЫХ ЛОГИЧЕСКИХ ИНТЕГРАЛЬНЫХ СХЕМ FPGA, ВЫЧИСЛЯЮЩИЙ ФУНКЦИЮ ОДНОВРЕМЕННО С ДЕШИФРАЦИЕЙ ВХОДНЫХ ПЕРЕМЕННЫХ
При использовании программируемой логики в областях критического назначения необходим контроль проводимых вычислений с использованием дешифрации двоичных наборов. Дешифрация реализуется в архитектуре кристалла на стадии его проектирования и включает изменение структуры программируемого логического элемента LUT (Look Up Table). Существующие решения позволяют проводить дешифрацию входного набора, однако для этого требуется 2n LUT на n переменных. В статье рассматривается разработка модели LUT базового логического элемента программируемых логических интегральных схем, реализующего основную функцию и дешифрацию входных переменных одновременно, а также метода синтеза для заданного количества переменных. Целью исследования является разработка модели LUT базового логического элемента программируемых логических интегральных схем, которая реализует основную функцию и дешифрацию входных переменных одновременно. Методы исследования базируются на научно-методическом аппарате дискретной математики, математической логики и цифровой схемотехники. В результате исследования разработана модель логического элемента LUT с вычислением основной функции и дешифрацией набора переменных одновременно. Разработан метод синтеза предлагаемого логического элемента. Приведены результаты схемотехнического и топологического моделирование разработанных логических элементов на две и три переменные. Произведено сравнение сложности предлагаемого и известных логических элементов с учетом дешифрации входных переменных. Практическая значимость: полученные результаты применимы для проектирования топологий программируемых логических интегральных схем, а именно базового логического элемента. Использование логических элементов с дешифрацией входного набора повышают надежность конечного устройства и применимо в областях критического назначения.
Ключевые слова: программируемые логические интегральные схемы, LUT, передающие транзисторы, дешифрация набора переменных, логическая функция, топология.
S.F. Tyurin12, S.I. Sovetov1
1Perm National Research Polytechnic University, Perm, Russian Federation 2Perm State University, Perm, Russian Federation
FPGA LOGIC ELEMENT THAT CALCULATES A FUNCTION SIMULTANEOUSLY WITH DECODING INPUT VARIABLES
When using programmable logic in critical areas, it is necessary to control the calculations performed using decoding of binary sets. Decoding is implemented in the crystal architecture at the design stage and involves changing the structure of the programmable logic element LUT (Look Up Table). Existing solutions allow decoding the input set, but this requires 2n LUTs on n variables. The article considers the development of a LUT model of the basic programmable logic integrated circuits logic element that implements the main function and decoding of input variables simultaneously, as well as a synthesis method for a given number of variables. The aim of the study is to develop a LUT model of the basic programmable logic integrated circuits logic element that implements the main function and decoding of input variables simultaneously. The research methods are based on the scientific and methodological apparatus of discrete mathematics, mathematical logic and digital circuitry. As a result of the study, a model of the LUT logic element with calculation of the main function and decoding of a set of variables simultaneously was developed. A synthesis method for the proposed logical element was developed. The results of circuit and topological modeling of the developed logic elements for two and three variables are presented. The complexity of the proposed and known logic elements is compared taking into account the decoding of input variables. Discussion: the obtained results are applicable to the design of topologies of programmable logic integrated circuits, namely the basic logic element. The use of logic elements with decoding of the input set increases the reliability of the final device and is applicable in critical areas.
Keywords: programmable logic integrated circuits, LUT, transfer transistors, variable set decoding, logic function, topology.
Введение
Программируемые логические интегральные схемы (ПЛИС) с конца XX в. нашли широкое применение в области разработки цифровой аппаратуры за счет реализации и изменения логики «в поле» [1-3]. Они представляют собой устройства с гибкой логикой, занимающие промежуточное положение между полностью программными решениями, такими как процессоры, контроллеры, микроконтроллеры, и жестко запрограммированными ASIC (Application-specific integrated circuit).
Существуют также полузаказные микросхемы, базовые матричные кристаллы (БМК, ULA - Uncommitted Logic Array) [4-6], которые могут быть сконфигурированы только в заводских условиях. Однако, несмотря на значительные достижения в этой области, потенциал ПЛИС продолжает расти, и по-прежнему актуальны новые подходы
к их усовершенствованию [12-15]. Один из примеров - увеличение разрядности логического элемента ПЛИС FPGA (Field-Programmable Gate Array), известного как LUT (Look Up Table), а также расширение его функциональных возможностей.
В программируемых логических устройствах типа FPGA используются логические элементы LUT, основанные на совершенной дизъюнктивной нормальной форме (СДНФ) [11]. Конфигурационные настройки этих элементов представлены значениями из таблицы истинности соответствующей функции. Элемент LUT может быть реализован в виде бинарного дерева передающих транзисторов [16, 17] 2-4-8-16... или содержать 2n ветвей по n транзисторов.
Стандартный LUT способен вычислять только одну логическую функцию для заданной конфигурации. Например, для реализации дешифратора набора n переменных требуется два в степени n таких LUT [7, 8]. Однако стоит отметить, что такая дешифрация происходит неявно, без непосредственного вывода результата. Выдается только значение истинности дизъюнкции заданных конъюнкций n переменных.
В ранних работах были предложены логические элементы, которые выполняют дешифрацию набора и вычисление логической функции [10] в отдельных настраиваемых режимах, поскольку необходимо соблюдение ортогональности сигналов при дешифрации [18, 19]. В другой работе была предложена реализация дешифрации входного набора одновременно с вычислением основной функции при использовании неактивного дерева передающих транзисторов, в котором использовались подтягивающие резисторы для соблюдения ортогональности сигнала [9]. Использование сопротивления на кристалле приводит к понижению его функциональных характеристик.
Следовательно, следует рассмотреть новую модель логического элемента LUT, в котором реализуется вычисление основной функции и дешифрация входного набора одновременно с сохранением ортогональности и использованием транзисторной логики.
Целью представленной работы являются разработка и исследование предлагаемого логического элемента LUT, в котором выполняется вычисление основной логической функции и формируется унитарный вектор набора переменных одновременно.
Разработка модели предлагаемого логического элемента LUT, реализующего вычисление основной логической функции и дешифрацию набора переменных одновременно
Модель логического элемента, реализующего вычисление функции и дешифрацию входного набора одновременно для произвольного количества переменных, описывается выражением (1).
d2"-2X1
(vO
(1)
zn-i.o(InIn-i)- (Ground)xn-1 _
_ (y y ) [zn.o(xn)]xn-1(Vl) zn0(xn)= (v^)
zn-l.l(^n^n-l)-(Ground)^i (VV n0v nJ (Ground)x„v J
7 (у Л- Л/.Л
_5n-1(V^)__Z"l(X")~(Ground)xn(V^)
" Zn-i.o(xnxn-i)-(GlUn"d)gn":1(v) |^(V^)(NOT)=z(do...d2„-iXn...Xi).
Zn-i.i(xnXn-i)-^lUndg-1(v)
В корне основного дерева (старшая переменная n), реализующего логическую функцию z(d0... d2n-xxn... хх) в СДНФ, указана операция монтажного ИЛИ ^*)и восстановитель сигнала NOT:
^ (V*)(NOT) = z(d0... d2«-iXn... Xi). (2)
По этой же переменной дополнительно введен дешифратор:
Zn.0(^n) = (GroUnd)xn ( )'
= (3)
который реализует функции zn0(xn) = xn;zn1(xn) = хп> обеспечивающие дешифрацию старшей переменной. При этом, когда переменная, либо ее инверсия истинны, соответствующий корень (V») принимает значение логической единицы за счет подключения константы Vcc (напряжение источника питания).
Если же переменная ложна, то соответствующий корень (V•) принимает значение логического нуля за счет подключения константы Ground. Таким образом, ортогональность сигнала в так называемом обратном дереве (дереве дешифрации) на точках (V») соблюдается (нет неопределенности логического уровня при дешифрации). Ортогональность в основном дереве обеспечивается, как и в известной модели, за счет СДНФ.
На следующих уровнях (n - 1, n - 2, ... 2, 1) в качестве констант дерева дешифрации используются значение функций дешифрации предыдущего уровня. Так, на уровне n - 1 первая половина дерева дешифрации принимает функцию zn0(xn) = хп, а вторая половина дерева zn1(xn) = хп. На уровне n-2 используются уже четыре функции с уровня n - 1:
Zn-1.00(XnXn-l) -XnXn-1, Z„_i.0i(X„X„_i) =X«X„_1,
i " • i (4)
Zn-1.10(XnXn-1) -XnXn-1; Zn-1.11(XnXn-1) -X„X„_i-
2n
На последнем уровне принимаются — = 2п-1 функций со второго уровня z2 00...0(xnxn-1... х2),____z211..1(xnxn-1...x2) , представляющие из себя часть соответствующих конституент единицы (функции дешифрации z00...0(xnxn-1.. ,х2х1),____z11...1(xnxn-1... х2х1) ) без первой переменной.
По выходам функций дешифрации используются инверторы (NOT). Таким образом, активная функция принимает значение логического нуля, а все неактивные - значение логической единицы, поскольку по активной ветви дерева дешифрации передается константа единицы ( Vc c - напряжение источника питания), а по всем неактивным - константа Ground.
Метод синтеза предлагаемого логического элемента на две и три переменные по предлагаемой модели
Для разработки электрической схемы логического элемента введем LUT на одну переменную с блоком функции-дешифрации. Такой мультиплексор 2-1 позволит выполнять вычисление основной функции с дешифрацией входных переменных. Схема электрическая-функциональная представлена на рис. 1.
Рис. 1. Мультиплексор 2-1 с блоком функции-дешифрации
Вычисление основной функции происходит с использованием входных сигналов Zn - 1.0 и Zn - 1.1 и выходным сигналом Zn, которые управляются инвертированным и неинвертированным сигналами переменной Xn. Блок функции-дешифрации состоит из четырех передающих транзисторов и представляет собой обратное дерево с ортогональностью сигнала. Входным сигналом блока функции-дешифрации является Pn, а выходными - сигналы Pn - 1.0 и Pn -1.1. Истоки двух транзисторов объединены и подключены к константе Ground. Управление передающими транзисторами в блоке-функции дешифрации также осуществляется с помощью инвертированного и неинвертированного сигналов переменной Xn.
Синтезируя логический элемент на две переменные, необходимо использовать три (2n - 1) таких мультиплексора 2-1 на каждом каскаде по 2n - 1. Выполняя соединение выходов основной функции от одной переменной к входам мультиплексора более старшей переменной, реализуется вычисление логической функции Z(X2, X1). А выполняя соединение выходов дешифрации от старшей переменной к входам
младшей переменной, реализуется дешифрация подобно «обратному дереву» с ортогональностью сигнала. Вход дешифрации мультиплексора старшей переменной подключается к высокому логическому уровню (Усе). Результат синтеза логического элемента на две переменные представлен на рис. 2.
Рис. 2. Логический элемент на две переменные синтезированный из мультиплексоров 2-1
Похожим образом синтезируется логический элемент на три переменные, где дополнительно вводится ветвь из четырех мультиплексоров для младшей переменной. Результат синтеза логического элемента на три переменные представлен на рис. 3.
Рис. 3. Логический элемент на три переменные синтезированный из мультиплексоров 2-1
Использование мультиплексора с блоком функции-дешифрации позволяет построить логический элемент для произвольного количества переменных учитывая ограничения [20] на последовательно соединённые транзисторы.
Схемотехническое и топологическое моделирование разработанных логических элементов
Схемотехническое и топологическое моделирования разработанных схем логического элемента осуществлялись в системе Multisim [21] (National Instruments) с использованием модели передающих транзисторов BSIM 4.8.0.
Полученная схема LUT на две переменные с использованием предлагаемых мультиплексоров 2-1 представлена на рис. 4.
Рис. 4. Схема LUT на две переменные, выполняющая вычисление основной функции и дешифрацию набора переменных одновременно
Результат моделирование приведен на рис. 5. Основная функция (а) реализует исключающее ИЛИ. Дешифрация осуществляется по низкому логическому уровню (Ground) при реализации входного набора переменных в виде кода Грея.
Oscilloscope-XSC3
ч» -
Z(x2,x1)
а б
Рис. 5. Осциллограмма выполнения логической функции (а) и дешифрации набора переменных (б)
LUT на три переменные с использованием предлагаемых мультиплексоров 2-1 представлена на рис. 6.
Рис. 6. Схема LUT на три переменные, выполняющая вычисление основной функции и дешифрацию набора переменных одновременно
Результат моделирование логического элемента на три переменные приведен на рис. 7. Две осциллограммы (а, б) представляют реализацию дешифрации набора do-d7, а третья (в) - результат вычисления основной функции исключающего ИЛИ.
Z(xз,x2,xl)
Рис. 7. Осциллограмма выполнения логической функции (в) и дешифрации набора переменных (а, б)
а
б
в
Топология предлагаемого логического элемента на три переменные изображена на рис. 8. Используется среда моделирования Мь сго,мпё [22] с технологией проектирования 32 нм.
Рис. 8. Топология логического элемента на три переменные с одновременной дешифрацией входного набора
Моделирование проводилось в течение 50 нс. Переменные задавались в виде кода Грея и представлены на осциллограмме (рис. 9 - Х1, Х2, Х3).
аяа
Xi
„„ X2
Хз
L d7 1 UJWU
1 d6 L_ 0.800
1 d5 0800
L d4 I 0800
1 d3 L_ 0.800
L d2 I 0800
di I 0800
'i do I_
2S3ps 221ps I [&82ps 221ps
№Л 5lO 10.0 1*1 !1 20.0 25 !1 30.0 "1*1 (I 40.0 i linilr'i'irij
Рис. 9. Осциллограмма моделирования топологии предлагаемого логического элемента
Результаты дешифрации отображены в осциллограммах D0-D7 (см. рис. 9). Результат вычисления логической функции исключающего ИЛИ представлен в строке Z со значениями задержки 283 пс (см. рис. 9).
Потребляемая мощность предлагаемого логического элемента составила 1,3 мкВт. Площадь, занимаемая на кристалле, 25,5 мкм2.
Сравнительные оценки сложности предлагаемого логического элемента с известными LUT
Сложность предлагаемого логического элемента вычисляется следующим образом:
¿new.dc(n) = 10-2п + 4п + 2-2п + 2(2п+1 - 2), (5)
где n - это количество переменных при реализации одной функции. Сравнение по сложности с известными решениями приведено на рис. 10.
Рис. 10. Сравнение сложности предлагаемого логического элемента Ь„г^.ас(п) с известными решениями при „ = 2, 3, 4
Ь0(и) - сложность логического элемента, реализующего одну функцию без дешифрации входного набора переменных. Ь0дс(п) -
сложность известного логического устройства, реализующего дешифрацию и вычисление основной функции за счет неактивных частей дерева передающих транзисторов. L„ew.dc(n) - сложность предлагаемого логического элемента LUT.
Заключение
Разработанная модель и метод предлагаемого логического элемента LUT позволяют реализовать вычисление основной функции и дешифрацию входного набора одновременно с сохранением ортогональности сигнала. Схемотехническое и топологическое моделирования подтверждают работоспособность предлагаемой модели логического элемента LUT. По сложности в предлагаемом логическом элементе получен 15%-ный выигрыш в количестве транзисторов по сравнению с известным решением без увеличения задержки, причем для большего количества переменных выигрыш в количестве транзисторов увеличивается.
Рекомендуется использовать разработанный элемент для реализации логических функций от одних и тех же переменных в ПЛИС FPGA. Полученные результаты позволяют обеспечить контроль вычислений в критических приложениях с использованием транзисторной логики и обратного дерева передающих транзисторов.
В дальнейших исследованиях целесообразно подтвердить полученные результаты в других системах топологического моделирования с использованием наименьших технологических стандартов.
Библиографический список
1. Развитие гибридной многоядерной рекуррентной архитектуры на ПЛИС / Ю.А. Степченков, Н.В. Морозов, ЮГ. Дьяченко, Д.В. Хилько, Д.Ю. Степченков // Системы и средства информатики. -2020. - Т. 30, № 4. - С. 95-101.
2. Строгонов, А. Современные тенденции развития ПЛИС: от системной интеграции к искусственному интеллекту / А. Строгонов, П. Городков // Электроника: Наука, технология, бизнес. - 2020. -№ 4 (195). - С. 46-56.
3. Строгонов, А. Проектирование конечных автоматов в приложении STATEFLOW системы MatLab / Simulink с последующей реали-
зацией в базисе ПЛИС / А. Строгонов // Электроника: Наука, технология, бизнес. - 2023. - № 3 (224). - С. 134-147.
4. Development of a device for multiplying numbers by means of FPGA / N.M. Berezin, I.E. Chernetskaya, V.S. Panishchev, A.M. Shabarov // Published under licence by IOP Publishing Ltd. Journal of Physics: Conference Series. Vol. 2142, XI International Conference on High-performance computing systems and technologies in scientific research, automation of control and production (HPCST 2021); 21-22 May 2021. - Barnaul, Russia. DOI: 10.1088/1742-6596/2142/1/012001
5. Методика проектирования преобразователя кода Грея на ПЛИС / А.А. Пирогов, Ю.А. Пирогова, А.В. Башкиров, М.Ю. Чепе-лев, Б.И. Жилин // Вестник Воронеж. ин-та ФСИН России. - 2020. -№ 3. - С. 9-14.
6. Строгонов, А. Обзор программных средств с открытым исходным кодом для исследования современных архитектур ПЛИС XILINX / А. Строгонов, М. Кривчун, П. Городков // Электроника: Наука, технология, бизнес. - 2020. - № 1 (192). - С. 100-107.
7. Арбузов, И. Пример разработки проекта в базисе ПЛИС 5578ТС024 / И. Арбузов, А. Строгонов, П. Городков // Компоненты и технологии. - 2019. - № 7 (216). - С. 66-69.
8. Строгонов, А. Обзор ПЛИС китайских производителей [Электронный ресурс] / А. Строгонов, П. Городков. - URL: https://www.elibrary.ru/download/elibrary_48565021_33092934.pdf (дата обращения: 17.11.2023).
9. Тюрин, С.Ф. Логический элемент ПЛИС FPGA, реализующий функцию и дешифрацию набора переменных / С.Ф. Тюрин, С.И. Советов // Вестник Пермского национального исследовательского политехнического университета. Электротехника, информационные технологии, системы управления. - 2023. - № 47. - С. 5-31. DOI: 10.15593/2224-9397/2023.3.01
10. Советов, С.И. Метод синтеза логического элемента, реализующего несколько функций одновременно / С.И. Советов, С.Ф. Тюрин // Russ. Technol. J. - 2023. - № 11 (3). - С. 46-55. DOI: 10.32362/2500-316X-2023 -11-3 -46-55
11. Enhancing Blockchain Security and Efficiency through FPGA-Based Consensus Mechanisms and Post-Quantum Cryptography / Jalel
Ktari, Tarek Frikha, Tarek Frikha, Monia Hamdi, Habib Hamam. - May 2024. DOI: 10.2174/0123520965288815240424054237
12. FPGA Accelerated Post-Quantum Cryptography / He Li, Yongming Tang, Zhiqiang Que, Jiliang Zhang // IEEE Transactions on Nanotechnolog. -January 2022. - 99. - P. 1-7. DOI: 10.1109/TNANO.2022.3217802
13. Levental, Maksim. Tensor Networks for Simulating Quantum Circuits on FPGAs / Maksim Levental. August 2021. - URL: https://www.researchgate.net/publication/353941749_Tensor_Networks_for _Simulating_Quantum_Circuits_on_FPGAs (дата обращения: 17.11.2023).
14. Hemin, Rahimi. Optimum implementation of digital logic circuits on 3D FPGAs / Hemin Rahimi // Thesis for: MasterAdvisor: Dr. Hadi jaha-nirad. - November 2023. DOI: 10.13140/RG.2.2.24347.85283
15. Tyurin, S.F. A Decoder - Look up Tables for FPGAs / S.F. Tyu-rin, R.V. Vikhorev // IJC. - Sep. 2021. - Vol. 20, no. 3. - P. 365-373. DOI: 10.47839/ijc.20.3.2282
16. Vikhorev, R. Universal logic cells to implement systems functions / R. Vikhorev // Conference of Russian Young Researchers in Electrical and Electronic Engineering. - IEEE, 2016. - P. 404-406. DOI: 10.1109/EIConRusNW.2016.7448197
17. Vikhorev, R. Improved FPGA logic elements and their simulation / R. Vikhorev // Conference of Russian Young Researchers in Electrical and Electronic Engineering. - IEEE, 2018. - P. 275-280. DOI: 10.1109/EIConRus.2018.8317080
18. Skornyakova, A.Yu. Self-Timed LUT Layout Simulation / A.Yu. Skornyakova, R.V. Vikhorev // Conference of Russian Young Researchers in Electrical and Electronic Engineering. - IEEE, 2020. - P. 176-179. DOI: 10.1109/EIConRus49466.2020.9039374
19. Monther, Abusultan. A comparison of FinFET based FPGA LUT / Monther Abusultan, Sunil P. Khatri // Texas A&M University, College Station, TX, USA. - Published in ACM Great Lakes Symposium on VLSI, 2014. DOI: 10.1145/2591513.2591596
20. Mead, C.A. Introduction to VLSI Systems [Электронный ресурс] / C.A. Mead, L. Conway. - URL: https://www.researchgate.net/ publication/234388249_Introduction_to_VLSI_systems (дата обращения: 12.07.2023).
21. National Instruments. Multisim [Электронный ресурс]. - URL: http://www.ni.com/multisim/.
22. Microwind & Dsch Version 3.5 [Электронный ресурс]. - URL: https://www.yumpu.com/en/document/view/40386405/microwind-manual-lite-v35pdf-moodle (дата обращения: 13.07.2023).
References
1. Stepchenkov Iu.A., Morozov N.V., D'iachenko Iu.G., Khil'ko D.V., Stepchenkov D.Iu. Razvitie gibridnoi mnogoiadernoi rekurrentnoi arkhitektury na PLIS [Development of a hybrid multi-core recurrent architecture on FPGA]. Sistemy i sredstva informatiki, 2020, vol. 30, no. 4, pp. 95-101.
2. Strogonov A., Gorodkov P. Sovremennye tendentsii razvitiia PLIS: ot sistemnoi integratsii k iskusstvennomu intellektu [Modern trends in the development of FPGAs: from system integration to artificial intelligence]. Elektronika: Nauka, tekhnologiia, biznes, 2020, no. 4 (195), pp. 46-56.
3. Strogonov A. Proektirovanie konechnykh avtomatov v prilozhenii STATEFLOW sistemy MatLab Simulink s posleduiushchei realizatsiei v bazise PLIS [Design of finite state machines in the STATEFLOW application of the MatLab Simulink system with subsequent implementation in the FPGA basis]. Elektronika: Nauka, tekhnologiia, biznes, 2023, no. 3 (224), pp. 134-147.
4. Berezin N.M., Chernetskaya I.E., Panishchev V.S., Shabarov A.M. Development of a device for multiplying numbers by means of FPGA. Published under licence by IOP Publishing Ltd. Journal of Physics: Conference Series. Vol. 2142, XI International Conference on High-performance computing systems and technologies in scientific research, automation of control and production (HPCST 2021); 21-22 May 2021. Barnaul, Russia. DOI: 10.1088/1742-6596/2142/1/012001
5. Pirogov A.A., Pirogova Iu.A., Bashkirov A.V., Chepelev M.Iu., Zhilin B.I. Metodika proektirovaniia preobrazovatelia koda Greia na PLIS [Methodology for designing a Gray code converter on FPGA]. Vestnik Vo-ronezhskogo instituta FSIN Rossii, 2020, no. 3, pp. 9-14.
6. Strogonov A., Krivchun M., Gorodkov P. Obzor programmnykh sredstv s otkrytym iskhodnym kodom dlia issledovaniia sovremennykh arkhitektur PLIS XILINX [Review of open source software tools for re-
searching modern FPGA architectures XILINX]. Elektronika: Nauka, tekhnologiia, biznes, 2020, no. 1 (192), pp. 100-107.
7. Arbuzov I., Strogonov A., Gorodkov P. Primer razrabotki proekta v bazise PLIS 5578TS024 [An example of project development based on FPGA 5578TS024]. Komponenty i tekhnologii, 2019, no. 7 (216), pp. 66-69.
8. Strogonov A., Gorodkov P. Obzor PLIS kitaiskikh proizvoditelei [Review of FPGAs from Chinese manufacturers], available at: https://www.elibrary.ru/download/elibrary_48565021_33092934.pdf (accessed 17 November 2023).
9. Tiurin S.F., Sovetov S.I. Logicheskii element PLIS FPGA, reali-zuiushchii funktsiiu i deshifratsiiu nabora peremennykh [FPGA LUT implementing the function and decoding of a set of variables]. Vestnik Permskogo natsional'nogo issledovatel'skogo politekhnicheskogo universiteta. El-ektrotekhnika, informatsionnye tekhnologii, sistemy upravleniia, 2023, no. 47, pp. 5-31. DOI: 10.15593/2224-9397/2023.3.01
10. Sovetov S.I., Tiurin S.F. Metod sinteza logicheskogo elementa, realizuiushchego neskol'ko funktsii odnovremenno [Method of synthesis LUT that implements several functions simultaneously]. Russ. Technol. J, 2023, no. 11 (3), pp. 46-55. DOI: 10.32362/2500-316X-2023-11-3-46-55
11. Jalel Ktari, Tarek Frikha, Tarek Frikha, Monia Hamdi, Habib Hamam. Enhancing Blockchain Security and Efficiency through FPGA-Based Consensus Mechanisms and Post-Quantum Cryptography. May 2024. DOI: 10.2174/0123520965288815240424054237
12. Li He, Tang Yongming, Que Zhiqiang, Zhang Jiliang. FPGA Accelerated Post-Quantum Cryptography. IEEE Transactions on Nanotech-nolog, January 2022, 99, pp. 1-7. DOI: 10.1109/TNANO.2022.3217802
13. Levental Maksim. Tensor Networks for Simulating Quantum Circuits on FPGAs. August 2021, available at: https://www.researchgate.net/ publicaion/353941749_Tensor_Networks_for_Simulating_Quantum_Circuits _on_FPGAs (accessed 17 November 2023).
14. Hemin Rahimi. Optimum implementation of digital logic circuits on 3D FPGAs. Thesis for: MasterAdvisor: Dr. Hadi jahanirad. November 2023. DOI: 10.13140/RG.2.2.24347.85283
15. Tyurin S.F., Vikhorev R.V. A Decoder - Look up Tables for FPGAs. IJC, Sep. 2021, vol. 20, no. 3, pp. 365-373. DOI: 10.47839/ijc.20.3.2282
16. Vikhorev R. Universal logic cells to implement systems functions. Conference of Russian Young Researchers in Electrical and Electronic Engineering. IEEE, 2016, pp. 404-406. DOI: 10.1109/EIConRusNW.2016.7448197
17. Vikhorev R. Improved FPGA logic elements and their simulation. Conference of Russian Young Researchers in Electrical and Electronic Engineering. IEEE, 2018, pp. 275-280. DOI: 10.1109/EIConRus.2018.8317080
18. Skornyakova A.Yu., Vikhorev R.V. Self-Timed LUT Layout Simulation. Conference of Russian Young Researchers in Electrical and Electronic Engineering. IEEE, 2020, pp. 176-179. DOI: 10.1109/EIConRus49466.2020.9039374
19. Monther Abusultan, Monther Abusultan, Sunil P. Khatri. A comparison of FinFET based FPGA LUT. Texas A&M University, College Station, TX, USA. Published in ACM Great Lakes Symposium on VLSI, 2014. DOI: 10.1145/2591513.2591596
20. Mead C.A., Conway L. Introduction to VLSI Systems, available at: https://www.researchgate.net/publication/234388249_Introduction_to_VLSI_s ystems (accessed 12 July 2023).
21. National Instruments. Multisim, available at: http://www.ni.com/multisim/ (accessed 13 July 2023).
22. Microwind & Dsch Version 3.5, available at: https://www.yumpu.com/en/document/view/40386405/microwind-manual-lite-v35pdf-moodle (accessed 13 July 2023).
Сведения об авторах
Тюрин Сергей Феофентович (Пермь, Российская Федерация) -заслуженный изобретатель Российской Федерации, доктор технических наук, профессор, профессор кафедры «Автоматика и телемеханика» Пермского национального исследовательского политехнического университета (614013, Пермь, Комсомольский пр., 29, e-mail: [email protected]); профессор кафедры «Математическое обеспечение вычислительных систем» Пермского государственного национального исследовательского университета (614990, Пермь, ул. Бу-кирева, 15).
Советов Станислав Игоревич (Пермь, Российская Федерация) -аспирант кафедры «Автоматика и телемеханика» Пермского национального исследовательского политехнического университета (614013, Пермь, Комсомольский пр., 29, e-mail: [email protected]).
About the authors
Sergey F. Tyurin (Perm, Russian Federation) - Honored Inventor of the Russian Federation, Doctor of Technical Sciences, Professor, Professor of the Department of Automation and Telemechanics Perm National Research Polytechnic University (614990, Perm, 29, Komsomolsky pr., e-mail: [email protected]), Professor at the Department of Software Computing Systems Perm State University (614990, Perm, 15, Bukireva str.).
Stanislav I. Sovetov (Perm, Russian Federation) - Graduate Student of the Department of Automation and Telemechanic Perm National Research Polytechnic University (614990, Perm, 29, Komsomolsky pr., e-mail: [email protected]).
Поступила: 05.06.2024. Одобрена: 17.06.2024. Принята к публикации: 08.07.2024.
Финансирование. Исследование не имело спонсорской поддержки.
Конфликт интересов. Авторы заявляют об отсутствии конфликта интересов по отношению к статье.
Вклад авторов. Все авторы сделали равноценный вклад в подготовку статьи.
Просьба ссылаться на эту статью в русскоязычных источниках следующим образом:
Тюрин, С.Ф. Логический элемент программируемых логических интегральных схем FPGA, вычисляющий функцию одновременно с дешифрацией входных переменных / С.Ф. Тюрин, С.И. Советов // Вестник Пермского национального исследовательского политехнического университета. Электротехника, информационные технологии, системы управления. - 2024. - № 50. - С. 216-234. DOI: 10.15593/22249397/2024.2.11
Please cite this article in English as:
Tyurin S.F., Sovetov S.I. FPGA logic element that calculates a function simultaneously with decoding input variables. Perm National Research Polytechnic University Bulletin. Electrotechnics, information technologies, control systems, 2024, no. 50, pp. 216-234. DOI: 10.15593/2224-9397/2024.2.11
