ИСПОЛЬЗОВАНИЕ СИСТЕМЫ ОСТАТОЧНЫХ КЛАССОВ С МОДУЛЯМИ ВИДА {2 N - 1, 2 N , 2 N + 1} ДЛЯ СНИЖЕНИЯ АППАРАТНЫХ ЗАТРАТ ЦИФРОВОГО ФИЛЬТРА Текст научной статьи по специальности «Компьютерные и информационные науки»

УДК 004.383.3

doi: 10.21685/2072-3059-2023-1-3

Использование системы остаточных классов с модулями вида (2й - 1,2й ,2й +1} для снижения аппаратных затрат цифрового фильтра М. В. Бергерман

Северо-Кавказский центр математических исследований, Ставрополь, Россия

maxx07051997@inbox.ru

Аннотация. Актуальность и цели. Низкая производительность устройств цифровой фильтрации является главной проблемой для решения практических задач цифровой обработки сигналов. Одним из способов повышения производительности таких устройств является параллельная обработка сигналов с использованием арифметики системы остаточных классов. Материалы и методы. Предложена архитектура усеченного умножителя с накопителем и преобразователей для вычисления по модулю (2й + 1). Также был предложен способ фильтрации сигналов цифрового фильтра с конечной импульсной характеристикой с использованием усеченных умножителей с накопителем в системе остаточных классов с модулями специального вида (2й - 1, 2й, 2й + 1}. Результаты. Использование модулей (2й - 1, 2й, 2й + 1} позволяет снизить аппаратные затраты по сравнению с модулями (2й - 1, 2й}. Результаты аппаратного моделирования показали, что для 32-разрядного фильтра в системе остаточных классов предложенный набор модулей позволяет снизить аппаратные затраты до 32,5 %, но при этом увеличивается задержка до 16,4 %. Выводы. Полученные результаты открывают возможность для создания устройств с низкими аппаратными затратами.

Ключевые слова: цифровая обработка сигналов, цифровой фильтр, система остаточных классов, умножители с накопителем, аппаратное моделирование

Благодарности: исследование проведено в Северо-Кавказском центре математических исследований в рамках соглашения с Министерством науки и высшего образования Российской Федерации (соглашение № 075-02-2023-938).

Для цитирования: Бергерман М. В. Использование системы остаточных классов с модулями вида (2й - 1,2й ,2й +1} для снижения аппаратных затрат цифрового

фильтра // Известия высших учебных заведений. Поволжский регион. Технические науки. 2023. № 1. С. 32-43. doi: 10.21685/2072-3059-2023-1-3

Using the residue number system with moduli of (2й - 1,2й ,2й +1} type to reduce the hardware costs of the digital filter M.V. Bergerman

North-Caucasus Center for Mathematical Research, Stavropol, Russia maxx07051997@inbox.ru

© Бергерман М. В., 2023. Контент доступен по лицензии Creative Commons Attribution 4.0 License / This work is licensed under a Creative Commons Attribution 4.0 License.

Abstract. Background. The low performance of digital filtering devices is the main problem for solving practical problems of digital signal processing. One of the ways to improve the performance of such devices is parallel signal processing using residue number system arithmetic. Materials and methods. The article proposes architectures of a truncated multiply and accumulate unit and converters for calculating modulo 2n + 1. A method for filtering digital filter signals with a finite impulse response using truncated multiply and accumulate unit in residue number system with moduli of a special type {2n — 1, 2n, 2n + 1} was also proposed. Results. The use of moduli {2n - 1, 2n, 2n + 1} makes it possible to reduce hardware costs compared to moduli {2n - 1, 2n}. The results of hardware simulation showed that for a 32-bit filter in residue number system, the proposed moduli set allows reducing hardware costs to 32.5%, but at the same time, the delay increased to 16.4%. Conclusions. The results obtained open up the possibility of creating devices with low hardware costs.

Keywords: digital signal processing, digital filter, residue number system, multiply and accumulate unit, hardware simulation

Acknowledgement: The research was carried out at the North Caucasus Center for Mathematical Research under an agreement with the Ministry of Science and Higher Education of the Russian Federation (agreement No. 075-02-2023-938).

For citation: Bergerman M.V. Using the residue number system with moduli of {2n -1,2n, 2n +1} type to reduce the hardware costs of the digital filter. Izvestiya vysshikh uchebnykh zavedeniy. Povolzhskiy region. Tekhnicheskie nauki = University proceedings. Volga region. Engineering sciences. 2023;(1):32-43. (In Russ.). doi: 10.21685/2072-30592023-1-3

Введение

На сегодня цифровая обработка сигналов (ЦОС) применяется на ключевых отраслях современной промышленности, таких как цифровое телевидение, средства массовой информации, медицина и многие другие [1]. Основным средством цифрового преобразования сигналов являются цифровые фильтры (ЦФ), которые разделяются на фильтры с конечной импульсной характеристикой (КИХ) и бесконечной импульсной характеристикой (БИХ). На практике часто используются КИХ-фильтры за счет устойчивости и отсутствия обратной связи, что позволяет избежать ошибки при вычислениях [2]. КИХ-фильтры используются для решения задач вычислений с целью обучения нейронных сетей [3], для задач очистки изображений от шума [4], для задач шифрования данных [5] и многих других.

Повышение производительности ЦФ является главной задачей, стоящей перед учеными на сегодня. Одним из способов увеличения производительности цифровых устройств являются параллельные вычисления. Система остаточных классов (СОК) является такой системой счисления, где вычисления производятся параллельно по нескольким каналам (модулям) СОК [6]. Достоинствами СОК являются параллельные вычисления: операции сложения, вычитания и умножения в СОК выполняются по каждому основанию независимо друг от друга, а также снижение разрядности по каждому вычислительному каналу, что позволяет снизить аппаратные и временные затраты. Однако существуют недостатки, связанные с использованием так называемых немодульных операций в СОК, таких как деление, определение знака, сравнение и т.д. [7].

1. Цифровая фильтрация с конечной импульсной характеристикой

Результатом фильтрации в цифровом фильтре с конечной импульсной характеристикой является сигнал, который вычисляется по формуле

T (N) = У K=0 CiS (N - i),

(1)

где Cj - коэффициент фильтра; S - исходной сигнал; S(N) - отсчет исходного сигнала; K - порядок фильтра.

Для реализации КИХ-фильтров используются блоки умножителей с накопителем (MAC), которые выполняют операцию умножения с последующей операцией сложения с предыдущим результатом вычисления:

Tj = CjS(N - i) + Tj-1.

(2)

Большинство задач с использованием фильтрации решаются устройствами, работающими в режиме реального времени, для которых скорость вычислений, аппаратные ресурсы и затрачиваемая энергия играют важную роль. Поэтому возникает потребность в улучшении эксплуатационных показателей устройств цифровой фильтрации.

2. Система остаточных классов

Система остаточных классов - это непозиционная система счисления, состоящая из набора чисел, называемых основаниями или модулями системы {й,^2,...,} . Все модули должны быть попарно взаимно просты, т.е. должно выполняться следующее условие: НОД(йу,) = 1, у ФI. Произведение модулей образует динамический диапазон системы В, который определяет число возможных комбинаций остатков. Прямое преобразование из позиционной системы счисления (ПСС) в СОК осуществляется путем взятия остатка по модулю:

X = (%1, Х2,.., xs) = (X mod X mod a^,..., X mod ds), Y = (Л, У2,-, Js) = (Y mod d1,Y mod d2,...,Y mod ds). Расчеты в СОК выполняются следующим образом: X *Y = (x1 * J1,Х2 *y2,...,xs *ys),

(3)

(4)

(5)

где * - модульная операция: сложение, умножение или вычитание.

Обратное преобразование из СОК в ПСС основано на Китайской теореме об остатках:

Z =

уs

¿-4=1

-1

Dj

(6)

D

D D

где Di =~г; dj

Dj

-1

является мультипликативной инверсией относительно Dj.

d

Главный вопрос состоит в том, какой набор модулей для фильтрации в СОК будет самым эффективным в плане аппаратных и временных затрат.

Одним из примеров является использование модулей вида 2й, 2п — 1. Их эффективность достигается за счет алгоритмов, позволяющих получать результаты с низкой задержкой и занимать меньше площади по сравнению с модулями общего вида [8]. Однако данные модули ограничиваются числом возможных комбинаций наборов модулей, так как необходимо соблюдать попарно взаимную простоту: модуль 2 можно использовать лишь раз, а модуль (2й — 1) чаще всего ограничивается числами Мерсенна, где п - простое число. Для вычислений в СОК совместно с модулями 2п, 2п — 1 используют также модуль вида (2п +1). Главным недостатком модуля вида (2п +1) являются большие затраты на выполнение арифметических операций, так как для вычислений необходимо использовать (п +1 )-бит. Для вычислений

с п -битной разрядностью по модулю (2п +1) используется специальная техника вычитания единицы. Данная техника позволяет выполнять вычисления по данному модулю более эффективно [9].

3. Техника вычитания единицы

Техника вычитания единицы преобразовывает остаток из (п +1) -битного значения в п -битное и позволяет выполнять вычисления в п -битной разрядности. Преобразование заключается в следующем: из значения остатка, кроме «нуля», вычитается единица, а для нуля значение меняется только на старшем п-бите - определителе нуля, т.е. выполняется условие

' \ х — 1, х ф 0; х =\ (7)

[100...00, ¡/ х = 0.

Сложение и умножение с данной техникой выполняются по формулам:

х' + У' + саыг = 5 , (8)

х' х У + х' + У = р', (9)

где х' и у являются слагаемыми или множителями; 5 ' и р' являются результатами сложения и умножения соответственно, которые представлены в технике вычитания единицы; Саы1 - инверсия старшего бита переноса.

Для обратного преобразования в СОК в исходное значение по модулю (2п +1) достаточно сложить значение х' от 0 до (п — 1) бита с инверсией знака определителя нуля х'п , расположенный на п -бите числа х':

хп:0 = х'п—1:0 + х'п , (10)

где хп 0 - исходное значение остатка по модулю (2п +1), которое имеет (п +1)-битную разрядность (п :0), х'п—10 - число в технике вычитания единицы с разрядностью в п бит (п —1:0).

4. Архитектуры предложенных преобразователей, усеченного умножителя с накопителем и сумматора по модулю (2n +1)

В качестве базовых блоков сложения используются полные сумматоры (full adder, FA) и полусумматоры (half adder, HA) [10].

Чтобы выполнять вычисления по модулю (2n +1), для начала необходимо преобразовать остатки с использованием техники вычитания единицы. Для выполнения вычитания чисел необходимо вычитаемое число представить в дополнительном коде [10], а затем сложить его с исходным остатком

по модулю (2n +1). Значение числа «-1» в дополнительном коде равно "11... 11". Если исходное значение равно нулю, то сумма будет равна

n-бит

"11___11", а необходимое значение должно быть равно " 10. 00 ". Отсюда

(n+1)-бит

следует, что необходимо отслеживать все биты, чтобы узнать, нулевое это значение или нет.

В качестве сумматора используется архитектура сумматора с последовательным переносом (carry propagate adder, CPA) (рис. 1). Так как второе слагаемое нам известно, схема упрощается за счет свойств логических выражений:

S = A © 1©D = A©D = A О D; (11)

C = ((A © 1) л D) v (A л 1) = (A л D) v A = A v D, (12)

где A, B и D - слагаемые; S и C - результаты бит суммы и бит переноса; © , О , л , v и A - логические элементы «Исключающее ИЛИ» (Exclusive-OR, XOR), «Исключающее ИЛИ-НЕ» (Exclusive NOR, XNOR), «И» (AND), «ИЛИ» (OR) и «НЕ» (NOT). Архитектура сумматора для вычисления S и C представлена на рис. 2. Бит переноса на последнем блоке сумматора будет показывать, какое число было исходным, и в зависимости от данного бита выполняется преобразование остальных бит. Если старший бит переноса будет равен '1', то исходное число не было равно "0" и старший бит результата будет равен '0'. Если старший бит переноса станет равным '0', значит, исходное число было нулевым и старший бит результата будет равен '1', а остальные биты обнулятся. Для коррекции преобразования используется логическая операция «И» на каждом бите, кроме знака, так как по ее свойству Aл 1 = A; Aл 0 = 0. Старший бит вычисляется с использованием логической операции «НЕ» для старшего бита переноса. На рис. 3 представлена архитектура преобразователя вычитания единицы.

Для перевода значения из техники вычитания единицы в исходное значение СОК по модулю (2n +1) используется архитектура последовательных HA, так как достаточно сложить число в технике вычитания единицы без старшего бита определителя нуля с инверсией этого же бита. Схема обратного преобразователя вычитания единицы показана на рис. 4.

Рис. 1. Архитектура сумматора CPA по модулю 2

Ai Ci -i

Ö Ü

Ai Cin

TT

D-1

conv

TT

A'i Cout

A'i Cout

Рис. 2. Схема вычисления для перевода числа в технике вычитания единицы

As

A7 1

A6

As

A4

A3

A2

Ai

Ao

D-1 conv D-1 conv D-1 conv D-1 conv D-1 conv D-1 conv D-1 conv

Y

t 9 9 9 9 9

A'8 A'7 A'6 A'5 A'4 A'3 A'2 A'1 A'o Рис. 3. Схема перевода числа в технике вычитания единицы, основанный на CPA

A'S A'7 A'6 A'5 A'4 A'3 A'2 A'1 A'0

HA HA HA HA HA HA HA HA

As

A7

A6

As

A4

A3

A2

Ai

Ao

Рис. 4. Схема перевода числа из техники вычитания единицы 8-битного числа, основанной на HA

Для фильтрации в СОК по модулям 2п и (2п — 1) используются блоки TMAC и TMAC c техникой обратного переноса (end-around carry TMAC,

EAC-TMAC) [8] соответственно, но вместо сумматора Когге-Стоуна будет

использоваться сумматор CPA по модулю 2п, состоящий из блоков HA и FA

(рис. 1) для модуля 2п и сумматор с последовательным переносом c техникой обратного переноса (end-around carry CPA, EAC-CPA) (рис. 5) для модуля

(2п — 1), так как данные сумматоры расходуют меньше аппаратных затрат.

Для модуля (2п +1) будут использоваться преобразователи техники вычитания единицы, блоки TMAC c техникой инверсного обратного переноса (Inverted EAC-TMAC, IEAC-TMAC), состоящие из сумматоров, с сохранением переноса c техникой инверсного обратного переноса (IEAC-carry save adder, IEAC-CSA) и результирующий сумматор с последовательным переносом c техникой инверсного обратного переноса (IEAC-CPA) [11].

Рис. 5. Архитектура сумматора EAC-CPA по модулю (2 -1)

Как и у блоков TMAC и EAC-TMAC, в IEAC-TMAC также имеются генератор частичных произведений (рис. 6) и дерево сумматоров CSA (CSA-tree) (рис. 7). Но в IEAC-TMAC выполняется больше операций сложения за счет большего числа слагаемых, в том числе и преобразования вычитания единицы, а также используются мультиплексоры для проверки знаков двух множителей. Если знак одного из множителей равен "1" (0 в технике вычитания единицы), то результатом будут два слагаемых, которые обращаются в нуль, если это первый блок TMAC, или слагаемые с предыдущего IEAC-TMAC (рис. 8) в остальных случаях. В данных вычислениях не отслеживается старший бит, который определяет нулевое значение. Он будет вычисляться на последнем этапе суммирования оставшихся двух чисел.

Последнее суммирование двух чисел выполняется за счет предложенного сумматора IEAC-CPA. В отличие от сумматора EAC-CPA, здесь старший бит переноса инвертируется и подается на последовательные блоки HA. В первом блоке HA и в каждом блоке FA необходимо отслеживать «сумму» двух чисел (A © B) . Если на каждом бите сумма будет равна "1", то общая сумма двух чисел образует значение "0" в преобразовании вычитания единицы и старший бит будет равен "1", в остальных случаях бит будет равен "0". Архитектуры блоков FA и HA с отслеживанием суммы представлены на рис. 9. Архитектура сумматора IEAC-CPA показана на рис. 10.

PPG mod 28+l

X 7 6 5 4 3 2 1 0

аА "А а,Ъ„ "A aft, "A afti,

"А "Ä "A aft aft a'A

aft а a,b. aft. tib. aft. aft; afti

а,Ь, "А aft, aft, aft, "A Ж

"А а, Ь, aft, aft, aft, "Ai aft, aft,

aft, aft, a A "A aft, aft, aft,

щК "А ajb. aft. "A aft, aft, aft.

aft, aft. aft; aft aft. aft. aft,

о

Рис. 6. Генерация частичных произведений по модулю (2 +1)

A? B?D? Аб Bö D6 As B5 D5 A4 B4 D4 As Bs Ds A2 B2 D2 Ai Bi Di Ao Bo Do

S7 C? Sö Cö S5 C5 S4 C4 Ss Cs S2 C2 Si Ci So Co Рис. 7. Архитектура 8-битного сумматора IEAC-CSA

Рис. 8. Архитектура блока IEAC-TMAC

Ai Bi Cin Dsi

Ai Cin

AA.

HA+ Ds

TTT

Po Dso Cout

Ai BiCinDsi

.uu

FA+ Ds

ГТТ

Si Dso Cout

So Dso Cout

Pi Dso Cout

а)

б)

Рис. 9. Архитектуры сумматоров с учетом бита суммы: а - полусумматор; б - полный сумматор

Рис. 10. Архитектура 7-битного сумматора IEAC-CPA без учета определителя нуля

5. Аппаратное моделирование

Аппаратное моделирование проводилось на FPGA в среде Xilinx Vivado версии 2018.3. Цель данного моделирования заключается в подтверждении теоретического обоснования снижения аппаратных затрат с использованием

модулей СОК вида (2й — 1,2й ,2й +1} по сравнению с модулями {2n — 1,2й }. Наборы модулей СОК составлялись из возможных комбинаций из 3-8 оснований с разрядностями 2 < n < 12 . Результаты моделирования, представленные в табл. 1, показывают, что фильтрация в СОК с использованием модулей

вида (2й — 1,2й} позволяет получить низкую задержку по сравнению с модулями (2й — 1,2й ,2й +1} на 9,1-16,4 %, но набор модулей (2й — 1,2й ,2й +1} продемонстрировал низкие показатели по аппаратным затратам по сравнению с фильтром на модулях (2й — 1,2й} на 22,9-32,5 % в зависимости от порядка фильтра.

Результаты моделирования фильтров в СОК

Порядок фильтра 3 порядок 7 порядок 15 по рядок 31 по рядок

Набор модулей СОК Площадь, ШТэ Задержка, НС Площадь, ШТз Задержка, НС Площадь, 1Д.:т* Задержка, НС Площадь, ЬиТэ Задержка, НС

Наборы с модулями о (2047, 2(348, 4095) 1290 30,3,29 2026 46,848 3752 83,923 ШЙЁ 144,681

(127., .255,.511, 512). 1014 25,783 1621 41,534 3518 72,361 8037 129,407

(31,32. 127, 255, 511) 1047 27,116 1665 43,225 3816 71,073 6578 124,031

(7, 15, 16. 31, 127, 2047) 923 29,019 1442 46,178 3275 87,874 6696 152,175

Наборы с модулями 1,2" + 1) (1025, 2047, 2048) 1463 36,610 2566 51,931 5263 88,005 13032 167,468

(124 257. 511. 512) 1054 33,141 1615 51,324 3309 76,850 8368 164,392

(255,257,511,512) 1129 32,319 1774 5:0,884 3667 78,582. 9613 159,347

<33, 65, 127, 128. 257) 125:6 31,417 2147 51,722 3972 89,503 11477 161,229.

(63, 65, 127, 128. 257) 1134 33,376 1936 51,533 3689 84,969 10865 160,424

(17, 31, 33,,64, 65, 127) 896 28,782 1582 47,564 3456 81,113 6878 135,126

(7, 9, 17, 31, 32, 65, 127) 623 28,398 1109 47,600 2526 82,741 4941 135; 369

(3, 5, 7, 8, 17,31, 127, 257) 818 32,826 1251 52,028 3752, 83,923 585« 166,595

Заключение

Предложен подход к реализации цифровой фильтрации сигналов в СОК с наборами модулей вида {2n — 1,2n ,2n +1}. Результаты аппаратного моделирования показали, что фильтры с данными модулями занимают меньше аппаратных затрат по сравнению с набором модулей {2n — 1,2n } до 32,5 %, но при этом повысилась задержка до 16,4 %.

Разработанные фильтры можно использовать для улучшения технических характеристик цифровых устройств, в которых главным приоритетом является минимизация аппаратных затрат и низкие показатели энергопотребления. Будущие исследования будут направлены на внедрение предложенных фильтров в устройства цифровой обработки сигналов для решения задач машинного обучения, обработки изображений, обработки звука и пр.

Список литературы

1. Sundararajan D. D. Digital Signal Processing. Cham : Springer International Publishing, 2021. 399 p.

2. Chandra A., Chattopadhyay S. Design of hardware efficient FIR filter: A review of the state-of-the-art approaches // Engineering Science and Technology, an International Journal. 2016. Vol. 19, № 1. P. 212-226.

3. Alwahab D. A., Zaghar D. R., Laki S. FIR Filter Design Based Neural Network // 2018 11th International Symposium on Communication Systems, Networks & Digital Signal Processing (CSNDSP). 2018. P. 1-4.

4. Suresh S., Lal S. Two-Dimensional CS Adaptive FIR Wiener Filtering Algorithm for the Denoising of Satellite Images // IEEE Journal of Selected Topics in Applied Earth Observations and Remote Sensing. 2017. Vol. 10, № 12. P. 5245-5257.

5. Madouri Z. B., Said N. Hadj, Ali Pacha A. Image encryption algorithm based on digital filters controlled by 2D robust chaotic map // Optik. 2022. Vol. 264. P. 169382. doi:10.1016/j.ijleo.2022.169382

6. Акушский И. Я., Юдицкий Д. И. Машинная арифметика в остаточных классах. М. : Сов. Радио, 1968. 440 с.

7. Исупов К. С. Методика выполнения базовых немодульных операций в модулярной арифметике с применением интервальных позиционных характеристик // Известия высших учебных заведений. Поволжский регион. Технические науки. 2013. № 3. С. 26-39.

8. Lyakhov P., Valueva M., Valuev G., Nagornov N. High-Performance Digital Filtering on Truncated Multiply-Accumulate Units in the Residue Number System // IEEE Access. 2020. Vol. 8. P. 209181-209190.

9. Jaberipur G., Belghadr A., Nejati S. Impact of diminished-1 encoding on residue number systems arithmetic units and converters // Computers & Electrical Engineering. 2019. Vol. 75. P. 61-76.

10. Parhami B. Computer Arithmetic: Algorithms and Hardware Designs. London, U.K. : Oxford Univ. Press, 2010. 492 p.

11. Patel B. K., Kanung J. Diminished-1 multiplier using modulo adder // International Journal of Engineering & Technology. 2018. Vol. 7. P. 31-35.

References

1. Sundararajan D.D. Digital Signal Processing. Cham: Springer International Publishing, 2021:399.

2. Chandra A., Chattopadhyay S. Design of hardware efficient FIR filter: A review of the state-of-the-art approaches. Engineering Science and Technology, an International Journal. 2016;19(1):212-226.

3. Alwahab D.A., Zaghar D.R., Laki S. FIR Filter Design Based Neural Network. 2018 11th International Symposium on Communication Systems, Networks & Digital Signal Processing (CSNDSP). 2018:1-4.

4. Suresh S., Lal S. Two-Dimensional CS Adaptive FIR Wiener Filtering Algorithm for the Denoising of Satellite Images. IEEE Journal of Selected Topics in Applied Earth Observations and Remote Sensing. 2017;10(12):5245-5257.

5. Madouri Z.B., Said N. Hadj, Ali Pacha A. Image encryption algorithm based on digital filters controlled by 2D robust chaotic map. Optik. 2022;264:169382. doi:10.1016/j.ijleo.2022.169382

6. Akushskiy I.Ya., Yuditskiy D.I. Mashinnaya arifmetika v ostatochnykh klassakh = Machine arithmetic in residual classes. Moscow: Sov. Radio, 1968:440. (In Russ.)

7. Isupov K.S. A technique for performing basic non-modular operations in modular arithmetic using interval positional characteristics. Izvestiya vysshikh uchebnykh zavedeniy. Povolzhskiy region. Tekhnicheskie nauki = University proceedings. Volga region. Engneeringsciences. 2013;(3):26-39. (In Russ.)

8. Lyakhov P., Valueva M., Valuev G., Nagornov N. High-Performance Digital Filtering on Truncated Multiply-Accumulate Units in the Residue Number System. IEEE Access. 2020;8:209181-209190.

9. Jaberipur G., Belghadr A., Nejati S. Impact of diminished-1 encoding on residue number systems arithmetic units and converters. Computers & Electrical Engineering. 2019;75:61-76.

10. Parhami B. Computer Arithmetic: Algorithms and Hardware Designs. London, U.K.: Oxford Univ. Press, 2010:492.

11. Patel B.K., Kanung J. Diminished-1 multiplier using modulo adder. International Journal of Engineering & Technology. 2018;7:31-35.

Информация об авторах / Information about the authors

Максим Валерьевич Бергерман Maksim V. Bergerman

младший научный сотрудник, Junior researcher, North Caucasus

Северо-Кавказский центр Center for Mathematical Research

математических исследований (1 Pushkina street, Stavropol, Russia)

(Россия, г. Ставрополь, ул. Пушкина, 1)

E-mail: maxx07051997@inbox.ru

Автор заявляет об отсутствии конфликта интересов / The author declares no conflicts of interests.

Поступила в редакцию / Received 29.12.2022

Поступила после рецензирования и доработки / Revised 14.02.2023 Принята к публикации / Accepted 10.03.2023