CC BY
8СХЕМОТЕХНИКА И ПРОЕКТИРОВАНИЕ CIRCUIT ENGINEERING AND DESIGN
УДК 621.3.049.771.14:004.087.2 DOI: 10.24151/1561-5405-2019-24-3-239-247
Имплементация памяти в систему на кристалле со встроенными средствами самотестирования и самовосстановления
В.Г. Рябцев, С.В. Волобуев
Волгоградский государственный аграрный университет, г. Волгоград, Россия
sergey-aspir14@yandex. ru
При производстве систем на кристалле с использованием современных технологий с высокой интеграцией элементов возникают проблемы тестирования и ремонта встроенной памяти. В работе предложена оригинальная архитектура отказоустойчивой полупроводниковой памяти с заданной кратностью выявления отказов. При этом резервируется не все устройство целиком, а только наиболее подверженные отказам элементы, что снижает его массу и стоимость. Выполнена верификация проекта отказоустойчивой памяти с автоматическим восстановлением работоспособности при четырехкратных отказах. Проект отказоустойчивой памяти имплементи-рован в микросхему M2S010-TQ144 системы на кристалле SF2-Junior-KIT в интегрированной среде разработки Microsemi Libero SoC v11.8. Предлагаемая архитектура отказоустойчивой памяти обеспечивает автоматическое восстановление работоспособности при многократных отказах элементов на борту системы управления космическим аппаратом с помощью устройства встроенного самовосстановления без применения плавких перемычек и участия обслуживающего персонала. В полупроводниковой памяти при обнаружении отказов выполняется автоматическая замена разрядов данных основного массива запоминающих ячеек, в которых произошли отказы, на данные, поступающие с выходов запасного массива запоминающих ячеек. Это повышает надежность при многократном выполнении циклов восстановления работоспособности.
Ключевые слова: алгоритмический генератор; верификация проекта; встроенное самотестирование; отказоустойчивая встроенная память; самовосстановление; система на кристалле
Для цитирования: Рябцев В.Г., Волобуев С.В. Имплементация памяти в систему на кристалле со встроенными средствами самотестирования и самовосстановления // Изв. вузов. Электроника. - 2019. - Т. 24. - № 3. - С. 239-247. DOI: 10.24151/1561-5405-2019-24-3-239-247
Финансирование работы: работа выполнена при финансовой поддержке РФФИ (проект 16-08-00393).
© В.Г. Рябцев, С.В. Волобуев, 2019
Memory Implementation in a System on Chip with Built-in Self-Test and Recovery Tools
V.G. Ryabtsev, S. V. Volobuev
Volgograd State Agrarian University, Volgograd, Russia sergey-aspir14@yandex. ru
Abstract. During production of modern technologies with high integration of elements some problems in the built-in memory testing and repair testing arise. An original architecture of fault-tolerant semiconductor memory with the specified multiplicity of fault detection has been suggested. It has been shown that not whole device is reserved but only the elements being mostly subject to failures and this reduces its mass and cost. The verification of the project of fault-tolerant memory with automatic recovery of efficiency in case of four failures has been carried out. The fault-tolerant memory project has been implemented into microcircuit M2S010-TQ144 of the system on chip SF2-Junior-KIT in the integrated medium of Microsemi Libero SoC v11.8 development. The proposed architecture of the fault-tolerant memory provides the automatic self-recovery in case of multiple faults of elements on board of the space vehicle control system using the built-in self-recovery device without application of fusion jumpers and an involvement of personnel. In the semiconductor memory in case of failure detection the automatic change of the data digits of the main data base storing cells, in which the faults took place, by the data coming from the reserve massive. This increases the reliability in case of executing multiple cycles of the efficiency recovery.
Keywords. algorithmic generator; project verification; built-in self-testing; restoration of working capacity; fault-tolerant built-in memory; system on chip
For citation. Ryabtsev V.G., Volobuev S.V. Memory implementation in a system on chip with built-in self-test and recovery tools. Proc. Univ. Electronics, 2019, vol. 24, no. 3, pp. 239-247. DOI. 10.24151/1561-5405-2019-24-3-239-247
Funding. the work has been financial supported by RFBR (project 16-08-00393).
Введение. В настоящее время для решения задач сложной цифровой обработки данных и коммуникаций, промышленной автоматизации и мультимедийных технологий широко применяются системы на кристалле (System-on-a-Chip, SoC), в состав которых входят микропроцессоры, память, контроллеры и другие компоненты. Память, встроенная в SoC, играет важную роль в функционировании цифровой системы и может занимать до 70 % площади кристалла [1]. Реализованная с использованием современных правил проектирования встроенная память, как правило, более подвержена производственным дефектам, чем любые другие ядра на кристалле.
Для повышения выхода годных и надежности встроенной памяти фирмам-производителям необходимы решения с минимальными аппаратными затратами и влиянием на функциональность, т.е. упрощающие обнаружение неисправностей и обеспечивающие ремонт на этапе производства и в полевых условиях. Использование технологий с высокой интеграцией элементов, которые требуют применения сложных производственных процессов, и ограничение физического доступа к компонентам еще
более усложняют данную проблему [2]. Важно, чтобы решения по тестированию и ремонту встроенной памяти не отставали от современных технологических достижений, обеспечивали выполнение эффективных тестов и увеличивали выход годных изделий.
Для тестирования встроенной памяти широко используются структуры встроенного самотестирования (Built-In Self-Test, BIST) [3, 4]. Также при производстве встроенной в SoC памяти применяются средства самовосстановления (Built-In Self-Repair, BISR) [5]. При их реализации с помощью плавких перемычек отключаются поврежденные элементы и подключаются резервные столбцы запоминающих элементов. Предварительно проводится встроенный анализ возможности восстановления работоспособности (Built-In Repair Analysis, BIRA). Однако фирмы, изготовляющие память, не предоставляют пользователю средства для ремонта с применением плавких перемычек. Поэтому данный метод не может быть реализован на площадях пользователей и проблема выполнения самовосстановления памяти в полевых условиях остается актуальной [6, 7].
Аппаратное резервирование запоминающих устройств и специальные корректирующие коды Хэмминга позволяют выявить и устранить однократные отказы, но увеличивают массу встроенной памяти, что неприемлемо для систем управления космическими аппаратами. Кроме того, такие методы не могут восстановить работоспособность устройства при многократных отказах.
Цель настоящей работы - разработка архитектуры отказоустойчивой встроенной в SoC памяти со средствами самотестирования и самовосстановления при многократных отказах. Во встроенной памяти при обнаружении отказов выполняется автоматическая замена разрядов данных основного массива запоминающих ячеек, в которых произошли отказы, на данные, поступающие с выходов запасного массива запоминающих ячеек. Это повышает надежность при многократном выполнении циклов восстановления работоспособности.
Теоретический анализ. Для оценки целесообразности применения предлагаемого технического решения разработана модель показателей надежности полупроводниковой памяти с частичным горячим резервированием и встроенными средствами самотестирования и самовосстановления. При выполнении расчета учитывается, что отказоустойчивая память состоит из основного и запасного массивов запоминающих ячеек, число информационных разрядов у которых разное, а также средств самотестирования и самовосстановления [8]. Вероятность безотказной работы памяти со встроенными средствами самотестирования и самовосстановления (без циклов выполнения самовосстановления) вычисляется по формуле [9]
P (t) = (1 - (1 - e-tmX° У) • e-trX° • e-tKk,
где m, r - число разрядов основного и запасного массива запоминающих ячеек соответственно; Х0 - интенсивность отказов одноразрядной полупроводниковой памяти;
^ - интенсивность отказов одного логического элемента; k - коэффициент сложности
средств самотестирования и самовосстановления.
Средства самотестирования и самовосстановления содержат комбинационные элементы и элементы последовательностной логики, количество которых определяется числом информационных разрядов данных основного и резервного массивов запоминающих ячеек. Поэтому коэффициент сложности k вычисляется согласно уравнению, полученному на основании анализа нескольких вариантов схем данных средств:
k = f (m, r) = 200 + 20m + 10r.
Вероятность безотказной работы памяти со встроенными средствами самотестирования и самовосстановления при выполнении четырех циклов самовосстановления вычисляется по формуле [9]
Р (Г) = (1 - (1 - в'""'4 )5) • в^ • в-Гнк.
При значениях т = 16, г = 4, \ = 1 • 10-6 и ^ = 1 • 10-8 [10] получены графики вероятностей безотказной работы памяти со встроенными средствами самотестирования и самовосстановления (рис.1). Кривая Р4(/) отображает ситуацию, когда после ввода в эксплуатацию во встроенной памяти возникли четыре отказа, однако работоспособность памяти восстановлена, а надежность ее повысилась. Вероятность безотказной работы памяти без циклов самовосстановления работоспособности за 50 тыс. ч уменьшается до 0,2187, с двумя циклами она равна 0,3391, с четырьмя циклами - 0,4621. При этом данный показатель надежности увеличивается в 2,11 раза. Количество циклов самовосстановления определяется предусмотренным резервом, т.е. количеством информационных разрядов запасного массива запоминающих ячеек, которое в рассматриваемом примере равно четырем.
Взятые в качестве примера значения т = 16, г = 4 позволяют оценить соотношение емкости запасного массива запоминающих ячеек к емкости основной памяти, равное 0,25. При этом сокращается масса отказоустойчивой памяти за счет дублирования не всего изделия, а только его элементов, наиболее подверженных отказам. Это особенно важно для систем критического применения, к которым относятся космическая техника, оборудование самолетов и других летательных аппаратов.
На рис.2 показан процесс изменения вероятности безотказной работы памяти при выполнении циклов самовосстановления после последовательных четырех отказов в моменты времени 10 000, 40 000, 60 000 и 80 000 ч от начала работы. Данное количество часов работы отказоустойчивой памяти возможно при установке ее в систему управления беспилотного космического аппарата с длительным (около 9 лет) активным сроком существования. Кривая P0(t) показывает изменение вероятности безотказной работы памяти без циклов самовосстановления. После выполнения четвертого цикла самовосстановления вероятность безотказной работы памяти возросла в 3,125 раза.
Рис.1. Графики вероятности безотказной работы памяти в различных режимах работы
Fig.1. Graphs of the probability of memory failure in different operating modes
Рис.2. Изменение вероятности безотказной работы памяти при устранении
последствий четырех отказов Fig.2. Changing the probability of memory failure with sequential elimination of the consequences of four failures
Методика проектирования. Основным компонентом средств встроенного самотестирования является алгоритмический генератор тестов, разработка проекта которого выполнялась в интегрированной среде Асйуе-НБЬ. Для формирования тестовых воздействий и эталонных реакций в алгоритмическом генераторе применялся микропрограммный принцип управления, обеспечивающий оперативную смену тестов за счет изменения содержимого микропрограммной памяти. Коды, записанные в микропрограммную память, определяют работу формирователей кодов адреса, данных и операций обращения к тестируемой памяти. Формат микрокоманд микропрограммной памяти следующий. Разряды 3...0 микропрограммной памяти хранят код микрокоманды, в разряды 4, 5, 6 заносятся коды рабочих операций обращения к тестируемой памяти в режимах записи W, считывания R и сравнения считанных и эталонных данных C соответственно. Разряды 9.7 хранят коды микроопераций формирователя адреса, разряды 11, 10 хранят коды микроопераций формирователя данных. В разряды 19.12 заносится код адреса перехода или код начальных данных. Приведем список микрокоманд, которые можно закодировать в разрядах 3.0 микропрограммной памяти:
В разрядах 9.7 можно закодировать микрооперации изменения кода адреса: А: = А, A: = поЛ A: = A+1, A: = A-1, A: = GA, A: = Ш. Регистры GX, ^задают коды начального и конечного адреса тестируемых ячеек. Разряды 11, 10 управляющей памяти позволяют закодировать следующие микрооперации изменения кодов данных: D: = Д D: = поШ, D: = D+1, D: = D-1.
Выбранный набор микрокоманд и микроопераций достаточен для разработки программ тестов, наиболее распространенные из которых МагсЬ_С, МагсЬ_0, МагсЬ_КА'^ МагсМЬ, МагсМБ, РМОУ1, МАТБ+ и др.
Моделирование. В среде Асйуе-НБЬ выполнено моделирование алгоритмического генератора тестов для построения средств встроенного самотестирования полупроводниковой памяти. Структура алгоритмического генератора приведена на рис. 3.
Алгоритмический генератор содержит микроконтроллер Ш, счетчик адреса микрокоманд Ц2, микропрограммную память из, компаратор адреса Ц4, формирователь кода адреса (ФКА) и5, формирователь кода данных (ФКД) иб и компаратор данных и7. Микропрограммная память имеет 20-разрядное поле команд и микроопераций (см. список микрокоманд). Счетчик адреса микрокоманд позволяет выбрать 256 ячеек микропрограммной памяти, что достаточно для хранения кодов программы самого сложного теста. Вектор результатов тестирования Еггог(15:0) предназначен для идентификации результатов отказов самотестируемой полупроводниковой памяти.
Мнемоника
Выполняемые действия
STGA STNA STRD JANN JANG JKNZ ENDP ENDE
Занесение начального кода адреса в регистр ОЛ Занесение конечного кода адреса в регистр NЛ Занесение начального кода данных Ш Переход по ЛфЫА Переход по ЛфОА Переход по КфХ
Переход по результату тестирования «Годен» Переход по результату тестирования «Брак»
Рис. 3. Структура алгоритмического генератора тестов Fig.3. Structure of the algorithmic test generator
Формирователь кода адреса содержит 16 разрядов, что позволяет выбрать 64 Кбит ячеек памяти. Если увеличить на три число разрядов микропрограммной памяти и применить двухкоординатную систему адресации для формирователей кодов адреса X и Y, то можно обеспечить самотестирование микросхемы памяти емкостью 4 Гбит.
Верификация проекта алгоритмического генератора тестов осуществляется при выполнении теста МагсЬ_С, фрагмент временной диаграммы результатов которой приведен на рис. 4. Тест выполняется с увеличением на единицу кода адреса Лёёг, с каждой ячейкой памяти последовательно реализуются операции считывания mR, сравнения mC и записи данных mW. Согласно алгоритму теста МагЛ_С считываются коды данных DataO 00, а записываются коды FF.
Рис.4. Временная диаграмма результатов верификации проекта алгоритмического генератора тестов Fig.4. Time chart of the verification results of the algorithmic test generator project
На временной диаграмме коды Data отображают содержимое микропрограммной памяти, а коды AcomO - состояние счетчика адреса микрокоманд. Полученные результаты верификации проекта подтверждают достоверность модели алгоритмического генератора тестов.
Результаты и их обсуждение. В среде разработки Microsemi Libero SoC v11.8 создан проект отказоустойчивой памяти со встроенными средствами самотестирования и самовосстановления при четырехкратных отказах, структура которой приведена на рис.5. Память содержит основной массив запоминающих ячеек Ram_0 и запасной массив Ram_rezerve_0, средства встроенного самовосстановления BISR_0 и встроенного самотестирования в составе: алгоритмический генератор ALG, мультиплексоры кодов операций MX_Cop_0, данных MX_Data_0 и адреса MX_Addr_0.
Рис.5. Структура отказоустойчивой памяти со встроенными средствами самотестирования
и самовосстановления Fig.5. Fault-tolerant memory structure with built-in self-test and self-repair tools
Перед началом работы выполняется самотестирование памяти и на выходах алгоритмического генератора тестов формируется вектор обнаруженных отказов Error(15:0), который поступает на входы средств самовосстановления BISR_0. По сигналу P осуществляется подсчет количества обнаруженных отказов, идентификация отказавших разрядов и реконфигурация входных и выходных данных согласно следующим правилам:
VError, i = 1s, j = 1s DO ^ DATA IN ; DATA OUT ^ DOR ,
l? 7 7^7 i - j --J I 7
где ^ - максимально допустимое количество отказавших разрядов основного массива запоминающих ячеек.
Коды входных данных .00(15:0) разрядов, в которых обнаружены отказы, рекон-фигурируются на входы запасного массива запоминающих ячеек DATA_IN(3:0), а данные с выходов резервного массива запоминающих ячеек DATA_OUT(3:0) с помощью блока BISR_0 передаются на выходы памяти DOR(15:0). При превышении отказов максимально допустимого количества формируется сигнал фатальной ошибки Fail, и самовосстановление невозможно. После восстановления работоспособности основного массива запоминающих ячеек на его входы кодов операций, данных и адреса через мультиплексоры кодов операций MX_Cop_0, данных MX_Data_0 и адреса MX_Addr_0 поступают коды с выходов цифровой системы.
Заключение. Реализация встроенного самотестирования и самовосстановления работоспособности модулей памяти снижает стоимость диагностирования и повышает процент покрытия неисправностей. Это объясняется тем, что тестирование проводится на рабочих частотах и при этом не требуется внешнее тестовое оборудование, стоимость которого, как правило, во много раз выше, чем стоимость самих модулей памяти.
Выполнение динамической реконфигурации ресурсов памяти позволяет минимизировать затраты на резервирование и повышает вероятность безотказной работы модулей памяти систем критического приложения, к которым относятся военная и космическая техника, процессы управления энергосистемами, оборудование самолетов и других летательных аппаратов.
Литература
1. Kaushik S., Zorian Y. Diagnostic and repair tools for embedded memory boost SoC yields. -URL: https://www.eetimes.com/ document.asp? doc_id=1279777 (дата обращения: 10.11.2018).
2. Preethy K.J., Rony A. BIST architecture for multiple RAMs in SoC // 7th International Conference on Advances in Computing & Communications, ICACC-2017 (22-24 August 2017, Cochin, India). - 2017. -Р. 159-165.
3. Sargsyan D. Firmware generation architecture for memory BIST// IEEE East-West Design&Test Symposium (14-17 September 2018, Kazan). - 2018. - Р. 595-598.
4. Vishnoi M., Kumar A., Sanadhya M. Design of improved built-in-self-test algorithm (8n) for single port memory // International Journal of Soft Computing and Engineering. - 2012. - Vol. 2. - Iss. 5. - Р. 281-285.
5. Sruthi A., Sheshagiri Rao V.R. Built-in self-test repair (BISTR) technique for radom access memories (RAMs) // International Journal of Advances in Electronics and Computer Science. - 2017. - Vol. 4. - Iss. 1. -Р. 30-32.
6. Городецкая Г. Восстановление работоспособности элементов памяти с раздельным питанием // Компоненты и технологии. - 2010. - № 10. - С. 133-134.
7. Богатырев В.А., Богатырев С.В. Оценка надежности компьютерных систем с учетом поэтапного восстановления аппаратуры и информации // Изв. вузов. Приборостроение. - 2016. - Т. 59. - № 12. -С. 975-979.
8. Ryabtsev V.G., Utkina T.Yu. Architecture of built-in multi-version self-test of memory chips // IEEE East-West Design&Test Symposium (14-17 September, 2012, Kharkov). - 2012. - Р. 307-310.
9. Жаднов В.В. Модель отказов электронных компонентов для расчета надежности // Изв. вузов. Электроника. - 2018. - Т. 23. - № 4. - С. 353-361.
10. Боровиков С.М., Цырельчук И.Н., Троян Ф.Д. Расчет показателей надежности радиоэлектронных средств: учеб.-метод. пособие / под ред. С.М. Боровикова. - Минск: БГУИР, 2010. - 68 с.
Поступила в редакцию 15.11.2018 г.; после доработки 15.11.2018 г.; принята к публикации 19.03.2019 г.
Рябцев Владимир Григорьевич - доктор технических наук, профессор кафедры электрооборудования и электрохозяйства предприятий АПК Волгоградского государственного аграрного университета (Россия, 400002, г. Волгоград, пр. Университетский, д. 26), аЫт.опоке@тай.ги
Волобуев Сергей Васильевич - старший преподаватель кафедры электрооборудования и электрохозяйства предприятий АПК Волгоградского государственного аграрного университета (Россия, 400002, г. Волгоград, пр. Университетский, д. 26), sergey-aspir14@yandex.ru
References
1. Kaushik S., Zorian Y. Diagnostic and repair tools for embedded memory boost SoC yields. Available at: https://www.eetimes.com/ document.asp? doc_id=1279777 (accessed 10.11. 2018).
2. Preethy K J., Rony A. BIST Architecture for Multiple RAMs in SoC. 7th International Conference on Advances in Computing & Communications, ICACC-2017, 2017, Cochin, India, pр. 159-165.
3. Sargsyan D. Firmware Generation Architecture for Memory BIST. IEEE East-West Design&Test Symposium. Kazan, 2018, pр. 595-598.
4. Vishnoi M., Kumar A., Sanadhya M. Design of Improved Built-In-Self-Test Algorithm (8n) for Single Port Memory. International Journal of Soft Computing and Engineering, 2012, vol. 2, iss. 5, pр. 281-285.
5. Sruthi A., Sheshagiri Rao V.R. Built-In Self-Test Repair (BISTR) Technique For Radom Access Memories (RAMs). International Journal of Advances in Electronics and Computer Science, 2017, vol. 4, iss. 1, pp. 30-32.
6. Gorodetskaya G. Recovery of memory elements with separate power supply. Komponenty i tekhnologii = Components and technologies, 2010, no. 10, pp. 133-134. (in Russian).
7. Bogatyryov V. A., Bogatyrev S. V. Evaluation of reliability of computer systems taking into account step-by-step recovery of equipment and information. Izvestiya vuzov. Priborostroyeniye = Instrument making, 2016, vol. 59, no. 12, pp. 975-979. (in Russian).
8. Ryabtsev V.G., Utkina T.Yu. Architecture of Built-In Multi-Version Self-Test of Memory Chips. IEEE East-West Design&Test Symposium, 2012. Kharkov, 2012, pp. 307-310.
9. Zhadnov V.V. Model of failure of the electronic components to calculate the reliability. Izvestiya vuzov. Elektronika = Proceedings of Universities. Electronics, 2018, vol. 23, no. 4, pp. 353-361. (in Russian).
10. Borovikov S.M., Tsyrel'chuk I.N., Troyan F.D. Calculation of indicators of reliability of electronic means: studies-method manual. Minsk, BSUIR Publ., 2010. 68 p. (in Russian).
Received 15.11.2018; Revised 15.11.2018; Accepted 19.03.2019. Information about the authors:
Vladimir G. Ryabtsev - Dr. Sci. (Eng.), Prof. of the Electrical Equipment and Electrical Enterprises of Agriculture Department, Volgograd State Agrarian University (Russia, 400002, Volgograd, University avenue, 26), akim.onoke@mail.ru
Sergey V. Volobuev - Senior Lecturer of the Electrical Equipment and Electrical Enterprises of Agriculture Department, Volgograd State Agrarian University (Russia, 400002, Volgograd, University avenue, 26), sergey-aspir14@yandex.ru
