CC BY
59
UDC 004.3
Barkalov A. A.1, Zelenyova I. Y.2, Miroshkin A. N.3
1Doctor of Technical Science, professor of Donetsk National Technical University 2Ph.D, associated professor of Donetsk National Technical University 3Assistant of Donetsk National Technical University
EXTENSION OF MICROINSTRUCTION FORMAT IN COMPOSITIONAL MICROPROGRAM CONTROL UNIT WITH ELEMENTARIZATION OF OPERATIONAL LINEAR CHAINS
The modification of synthesis method of compositional microprogram control units is directed to decrease of hardware amount in scheme of control unit in FPGA basis. Reduction of complexity of block of microinstruction addressing is reached due to of field with pseudoequivalent operational linear chain class code. Conditions of proposed method usage possibility are given. The example of method implementation is shown.
Key words: compositional microprogram control unit, operational linear chain, microinstruction addressing, class of pseudoeqivalense.
INTRODUCTION
Modern industrial production requires cheap, secure and productive devices as results of design process. That’s why reduces of the complexity of developing systems causes the topicality of hardware reduction problem in digital circuits [1]. It is necessary to take into account peculiarities of device structural scheme and element basis features. Some of the peculiarities, that can be used, are pseudoequivalent states and linear type of control algorithm [2].
Compositional microprogram control unit (CMCU) is reasonable to use in case of linear (percentage of operational vertices is over 75 %) algorithms realization [2]. FPGA (Field-Programmable Gate Arrays) basis is widely used nowadays for realization of control unit circuit [3,4]. Problem of hardware amount minimization is solved by decrease in complexity of device main structural elements by means of decrease in main interconnections widths [5]. One of ways of this problem solving is proposed in the article: control unit realization as compositional microprogram one with code sharing and elementarization of operational linear chains (OLC).
The main purpose of investigation is simplification of combinational part of CMCU via implementation in the microinstruction format of additional field containing pseudoequivalent operational linear chain (POLC) class code. The main task of investigation is development of CMCU synthesis method modification that let decrease number of LUT-elements in Block of Microinstruction Addressing (BMA). Control algorithms are represented as graph-schemes (GSA).
© Barkalov A. A., Zelenyova I. Y., Miroshkin A. N., 2010
MAIN STATEMENTS
Graph-scheme of control algorithm consists of operational and conditional vertices, making sets E1 and E2 accordingly, and the set of arcs E. Let us begin vertex be marked as b0, end - bE. Operational vertex bq e E1 contain set of microinstructions Y(bq) ç Y, where Y = {yj, ...,yN} is the set of output signals of control unit. Conditional vertex bg e E2 contains one elements X(bg) of the logical conditions set X = {xj, ..., xL}. In case of operational vertices percentage is over 75 % from total number of vertices, we talk about linear GSA.
OLC is a sequence of operational vertices of graph-scheme of algorithm. Each OLC ag has accidental number of inputs Ig and only one output Q Formal definitions of OLC, its input and output one can find in [4]. OLC with only one input and one output is called elementary [2].
OLC, outputs of which are connected with the input of the same vertex are called pseudoequivalent operational linear chains (POLC). Such OLCs make the class B. All classes are packed into the set B = {Bj, ...,BI} of POLC classes.
Let GSA contains G elementary OLC ag that form the set C.
Rj = flog2^ (1)
bits are enough for encoding elements of the set C. Number of components in OLC ag is marked as F„.
g
Maximum length Q = max(F1, ...,FG) of linear chain
determines number of bits R2 in the code for encoding OLC components, where
R2 = P°g20l •
(2)
Elements Tr ex and Tr e T are used for encoding elementary OLC and their components accordingly. It being known that |t| = Rx and IT = R2. Encoding of components is performed in natural order, that is
K ( bgi) = K ( b gi _ i ) +1, (3)
where g = 1,G, i = 1, F
Each operational vertex bq e E1 corresponds to microinstruction MI storing in control memory (CM) in the cell with address A ( bq) = Aq. Code sharing is obtaining of the address Aq as concatenation of OLC code and its component code.
Structure of compositional microprogram control unit with elementary OLC and code sharing can be used for interpretation of graph-scheme of control algorithm (Fig. 1). Let us call this structure U1.
Block of microinstruction addressing in CMCU scheme realized function of memory excitation for register RG:
W = W(X,t). (4)
When signal Start is coming initial microprogram address is loaded into RG, zero value is loaded into CT, and flip-flop TF is set to “1” that allows reading microinstructions from control memory. There are two additional internal signals: y0 and yE. In case of y0 = 1 content of CT is incremented and next vertex of current operational linear chain is addressed. If y0 = 0 then OLC output is reached and BMA prepares address of next OLC using code of current POLC class. Signal yE is used at the end of microprogram to reset flip-flop TF. The value “0” of TF output stops access to CM.
Asynchronous reset of counter must be controlled by function Start v y0. Signal y0 ensures loading zero value to the CT when transition to another OLC performed.
Number of terms in BMA scheme can be decreased by implementation OLC code transformer into POLC class codes [2]. But such realization demands extra FPGA recourses.
In the article complexity of code transformer is proposed to decrease by using free recourses of embedded memory.
MAIN IDEA OF PROPOSED METHOD
In initial GSA the set C1 contains OLC ag, which are not connected to the end vertex of GSA. All operational
Fig. 1. Structure of compositional microprogram control unit with elementary OLC and code sharing
Fig. 2. Structure of compositional microprogram control unit with elementary OLC and code sharing after microinstruction format extension
linear chains are divided into classes Bt e nC of POLC. Binary code K (Bt) of width R3 is set to each class B, where
R = pog21~\. (5)
In (5) I is number of POLC classes. Let control memory of CMCU is realized on blocks of embedded memory with t output pins. Using unitary method of microinstructions encoding [2] we need
(6)
bits in appropriate field, where N = | Y, and constant 2 take into account internal signals y0 and yE. So, R4 bits of the microinstruction may be free, where
R4 =
lft - n.
If the condition
R4 > R3,
(7)
(8)
takes place, a field FB with the code of POLC class can be included into microinstruction format. Structure U2 is obtained (Fig. 2).
In CMCU U2 variables zr e Z, where \Z\ = R3, is bits of code K(B). Block of microinstruction addressing performed function
W = W( Z, X). (9)
Other blocks of CMCU U2 perform corresponding functions to functions of CMCU U1 blocks. Let us point out that structural elements BMA, CT, RG, TF is realized in LUT-elements, and CM is implemented in embedded memory.
The following method of CMCU U2 synthesis is proposed in this article:
1. Construction of the sets C, Q, and nC for a GSA r.
2. Encoding of OLC, their components and classes Bi e nc.
3. Construction of the content of control memory.
4. Construction of CMCU transition table and W = = W(Z, X) functions.
5. Synthesis of CMCU logic circuit.
EXAMPLE OF METHOD USING
Let GSA r (Fig. 3) be characterized by next sets: C = (aj, a5} - elementary OLC, C1 = C\a5 OLC without connection to the end vertex, nC = = (B1, B3} - classes of pseudoequivalent operation-
al linear elementary chains, where B1 = (a1}, B2 = (a2, a3}, B3 = (a4}. Number of OLC G = 5, R1 = 3 bits from the set t = (x1,x2, t3 } are enough for their encoding. Maximum length of OLC is Q = 3,
Fig. 3. Initial GSA r1
let us use R2 = 2 variables from the set T = (T1, T2} for OLC components encoding. Total number of operational vertices is M = 9, this number demands R = 4 bit of address in CM. For encoding I = 3 classes Bt e nc of POLC R3 = 2 bits are used.
Let us encode OLC ag e C and their components in arbitrary manner (3). Addresse A(bq) of CMCU U2(r1) microinstruction are shown in Table 1. Here and after symbol Ui(rj) means, that CMCU Ut interprets GSA r;.
From Table 1 one can obtain addresses, for example: A (b6) = 01100, A (b9) = 10001 and so on.
Codes of classes B{ e nC are set as K(B1) = 00, ..., K (B3) = 10. Microinstruction format of CMCU U2 includes fields y0, yE, FY, FB, where field FY contains
code of micro-operation set, FB - code of class Bt e nC. If y0 = 1, contents of FB field is ignored.
Let GSA r1 includes N =3 different microoperation y„, and memory blocks with t = 4 output are used for realization of control memory in FPGA basis [6, 7]. In this case formula (7) gives us R4 = 3 free bits. Because of R4 > R3, usage of proposed method is possible. So, in example Z = (z1, z2}. Contents of CMCU U2(r1) control memory is shown in Table 2.
Table 2. Contents of CMCU U2(^) control memory
A(bq) У0 FY Уе FB
A(bj) 0 Уъ У2 0 00
A(b2) 0 У2= У3 0 01
A(b3) 1 У3 0 -
A(b4) 1 У2 0 -
A(b5) 0 У1 0 01
A(b6) 1 У1> У3 0 -
A(b7) 0 Уъ У2 0 10
A(b8) 1 У2 0 -
A(bg) 0 Уъ У2= У3 1 -
If vertex bq e E1 is not an output of current OLC ag e C1, in memory cell with address A(bq) microoperation y0 is written. In opposite case in FB field of this cell code K(B) is written, where ag e B{. If vertex bq e E1 is connected with the end of GS A than in memory cell with address A(bq) internal microoperation yE is written.
Transitions from outputs of OLC ag e C1 are expressed by next system of formulae [2]:
B1 —x1b3 vx1x2b2 vx1x2b8;
B2 — x3b8 v x3b6;
B3 —— b 3.
(10)
Such system is the base for CMCU U2 transition table formation. This table consists of next columns: B, K(B), bq, A(bq), Xh, Wh, h. Their purpose became clear from Table 3.
Table 3. Fragment of CMCU U2(rt) transition table
Bi K(B) bq A(bq) Xh h
Z2 Z1 T1 T2 T3
b2 0 0 1 x1 x2 D3 1
B1 0 0 b3 0 1 0 x1 D2 2
b8 1 0 0 x1 x2 D1 3
Addresses of microinstruction is taken from Table 1. Let us point out, that system of memory excitation functions W includes functions (D1, D2, D3}. Total number of rows H2(T]) in transition table of CMCU U2(r;) is equal to number of terms in system transition formulae. In our example, H2(r1) = 6.
System (9) is formed according to transition table. Fragments of system W can be found from Table 3:
Dj = Zj z2xjx2; D2 = Z1Z2 xi; D3 = zjz2x1x2-
(11)
For minimization of terms number in (9) classes Bt e Пс may be encoded with the help of EXPRESSO algorithm, for example.
Realization of logical circuit of CMCU U2 reduces to implementation of system (9) in base of integrated circuit (FPGA) and realization of control memory on blocks of embedded or external memory. Modern CAD systems or methods [1, 2] cam be used for this purpose.
CONCLUSIONS
Proposed method of microinstruction format extension for compositional microprogram control unit is oriented to LUT-elements decrease in the block of microinstruction addressing. Number of memory blocks in device and its working time are the same as for base structure CMCU U1 with code sharing.
Disadvantage of proposed method is in its usage limitation (8).
Term number decrease in memory excitation functions can lead to decrease number of circuit levels in combinational part of devide, that can increase speed of work.
Scientific novelty of proposed method modification is in usage of POLC classes and free recourses of control memory for LUT-elements number decrease in block of microinstruction addressing. Practical meaning is in chip parameters decrease. It allows realization of device with less cost.
Our future work is directed to development of CAD system for synthesis of compositional microprogram control units [4].
LIST OF REFERENCES
1. Соловьев В. В. Проектирование цифровых схем на основе программируемых логических интегральных схем. - М. : Горячая линия - ТЕЛЕКОМ, 2001. - 636 с.
2. Баркалов А. А. Синтез устройств управления на программируемых логических устройствах. - Донецк : ДНТУ, 2002. - 262 с.
3. ГрушвицкийР. И., МурсаевА. Х., УгрюмовЕ. П. Проектирование систем с использованием микросхем программируемой логики. - СПб : БХВ-Петербург, 2002. - 608 с.
4. Баркалов А. А., ТитаренкоЛ. А. Синтез микропрограммных автоматов на заказных и программируемых СБИС. - Донецк : УНИТЕХ, 2009. - 336 с.
5. DeMicheliG. Synthesis and Optimization of Digital Circuits. - NY : McGraw-Hill, 1994. - 636 pp.
6. Virtex-6 Family Overview [Электронный ресурс] : Advance Product Specification / XILINX. - Электрон. дан. (1 файл). - [S. l.] : XILINX, 2010. - Режим доступа: http://www.xilinx.com/support/documentation/data_sheets/ ds150.pdf, свободный. - Загл. с экрана. - Англ. яз.
7. Stratix III FPGA: Lowest Power, Highest Performance
65-nm FPGA [Электронный ресурс] / Altera. -Электрон. дан. - [S. l.] : Altera, 2010. - Режим доступа: http://www.altera.com/products/devices/stratix-
fpgas/stratix-iii/st3-index.jsp, свободный. - Загл. с экрана. - Англ. яз.
Надійшла 5.04.2010
Баркалов О. О., Зеленьова І. Я., Мірошкін О. М.
РОЗШИРЕННЯ ФОРМАТУ МІКРОКОМАНД У КОМПОЗИЦІЙНОМУ МІКРОПРОГРАМНОМУ ПРИСТРОЇ КЕРУВАННЯ ІЗ ЕЛЕМЕНТАРІЗАЦІЄЮ ОПЕРАТОРНИХ ЛІНІЙНИХ ЛАНЦЮГІВ
Модифікація методу синтезу композиційного мікропрог-рамного пристрою керування спрямована на зменшення апаратурних витрат при реалізації у FPGA базисі. Зменшення складності блоку адресації мікрокоманд досягається завдяки
полю, що містить код класу псевдоеквівалентного операторного лінійного ланцюга. Приведені умови доцільності та приклад використання модифікації методу синтезу.
Ключові слова: композиционное микропрограммное устройство управления, операторная линейная цепь, адресация микрокоманд, класс псевдоэквивалентности.
Баркалов А. А., Зеленёва И. Я., Мирошкин А. Н.
РАСШИРЕНИЕ ФОРМАТА МИКРОКОМАНД В КОМПОЗИЦИОННОМ МИКРОПРОГРАММНОМ УСТРОЙСТВЕ УПРАВЛЕНИЯ С ЭЛЕМЕНТАРИЗАЦИЕЙ ОПЕРАТОРНЫХ ЛИНЕЙНЫХ ЦЕПЕЙ
Модификация метода синтеза композиционного микропрограммного устройства управления направлена на уменьшение аппаратурных затрат при реализации в ТРОА базисе. Уменьшение сложности блока адресации микрокоманд достигается за счет поля, содержащего код класса псевдо-эквивалентной операторной линейной цепи. Приведены условия целесообразности и пример применения предложенной модификации метода синтеза.
Ключевые слова: композиційний мікропрограмний
пристрій керування, операторний лінійний ланцюг, адресація мікрокоманд, клас псевдоєквівалентності.
УДК 002.53+681.3(075.8)
Бойченко О. В.
Канд. техн. наук, професор Кримського юридичного інституту Одеського державного університету внутрішніх справ
(м. Сімферополь)
КООРДИНАЦІЯ НЕЧІТКИХ РІШЕНЬ В БАГАТОРІВНЕВІЙ ІЄРАРХІЧНІЙ СИСТЕМІ
Проаналізовано методологічні засади керування складними багаторівневими інформаційними системами в умовах швидкої зміни порядку їх застосування. Запропоновано застосування комплексного системного підходу щодо координації прикладного (сеансового) та базового рівнів складних розгалужених інформаційних систем для оптимізації їхнього функціонування в умовах можливості виникнення нечітких рішень.
Ключові слова: багаторівневі ієрархічні системи, координація нечітких рішень, матема-
тичне моделювання та прогноз.
ПОСТАНОВКА ПРОБЛЕМИ
Аналіз практики застосування в діяльності організацій та установ розподілених інформаційно-телекомунікаційних систем визначає можливість виникнення обставин відсутності координації між базовим та прикладним рівнями управлінської ієрархії, що зменшує ефективність оперативного та достовірного обміну даними в діяльності закладу та потребує розробки відповідних заходів оптимізації функціонування комп’ютерної системи через застосування сучасних методів математичного моделювання та прогнозу з метою вирішення проблеми координації нечітких рішень в багаторівневій ієрархічній системі.
© Бойченко О. В., 2010
АНАЛІЗ ОСТАННІХ ДОСЛІДЖЕНЬ ТА ПУБЛІКАЦІЙ
Вирішенню проблем оптимізації складних ієрархічних систем управління стосовно координації нечітких рішень через застосування рекурентної процедури та процесу корекції в теорії нечітких множин присвячені роботи таких видатних фахівців, як БелманР., ЗадеЛ., МесаровичМ., ТакахараЯ., Моі-сеєвН. та інших [1-3]. Разом з тим, наявність низки проблем практики застосування управлінських ієрархічних систем визначає необхідність проведення подальших наукових досліджень з метою розробки відповідних заходів для їх вирішення. Наукова новизна запропонованої праці полягає в формуванні шляхів до
