CC BY
81
УДК 519.713:681.326
ЭВРИСТИЧЕСКИЙ МЕТОД АНАЛИЗА ТЕСТОПРИГОДНОСТИ ДЛЯ ТЕСТИРОВАНИЯ ЦИФРОВЫХ СХЕМ ДЕТЕРМИНИРОВАННЫМ ТЕСТОМ
КУЛАКЭ.Н., КАМИНСКАЯМ.А.,ВАДЕГРИБИ, ХАССАНКТЕЙМАН
Предлагается метод анализа тестопригодности цифровых схем для детерминированного тестирования более адекватный, по сравнению с известными классическими методами. Он ориентирован на комбинационные и последовательностные схемы и основан на топологическом анализе их представления на вентильном уровне. Рассчитываемые показатели позволяют простым способом выбирать участки схемы для ее модификации в целях сведения к минимуму числа непроверяемых неисправностей.
Введение
Современные системы генерации тестов должны носить все более интеллектуальный характер. Такой задумана система SIGETEST [ 1], разрабатываемая исследовательской группой ХНУРЭ под руководством компании ALDEC (США) (рис.1). Это привело к необходимости создания системы анализа тестопригодности, отражающей различные аспекты развивающейся методологии тестирования.
Рис. 1
Одной из многочисленных задач, стоящих перед разработчиками, является реализация анализа тестопригодности в системах автоматизированной генерации тестов детерминированным способом (deterministic ATPG (Automatic Test Pattern Generation)). Эти системы предназначены для построения тестов для асинхронных комбинацион-
ных и последовательностных схем, не ограниченных решениями методов ТПР (тестопригодного проектирования или DFT (Design for Test)), а также в DFT-системах для комбинационных схем или их частей, плохо поддающихся псевдослучайному тестированию. Тестопригодность — это один из наиболее важных показателей, который должен учитываться при проектировании цифровых устройств наряду с такими показателями, как быстродействие и стоимость устройства. Низкий уровень тестопригодности изделия приводит к увеличению времени и ухудшению качества тестирования изделия, как на стадии производства, так и на стадии эксплуатации, что может подорвать шансы производителя на успех при выходе изделия на рынок. Существует множество методов анализа тестопригодности цифровых схем, в том числе ориентированных на детерминированное тестирование. Однако при попытке реализовать классические методы авторы столкнулись с рядом проблем, описанных ниже. Это и послужило причиной разработки нового метода анализа тестопригодности.
Объект исследования: комбинационные и последовательностные схемы, представленные на вентильном уровне, не ограниченные решениями методов DFT, а также в DFT-системах для комбинационных схем или их частей, плохо поддающихся псевдослучайному тестированию.
Цель исследования: разработка и программная реализация в рамках системы SIGETEST нового метода анализа тестопригодности, предваряющего построение детерминированного теста.
Для решения поставленной цели решались следующие задачи:
1) анализ существующих методов тестопригодности, ориентированных на детерминированное тестирование;
2) реализация основных методов для сравнительной характеристики их возможностей и пределов использования;
3) разработка метода расчета показателей управляемости, наблюдаемости и тестопригодности, выявляющие проблемные участки схемы, которые необходимо модифицировать в целях увеличения ее тестопригодности;
4) программная реализация метода в рамках системы SIGETEST, экспериментальное подтверждение его эффективности.
Сравнительный анализ существующих методов
Первые работы в этой области принадлежат Рутма-ну [2] и независимо от него Стефенсону и Ерасону [3, 4]. Эти работы были ориентированы на детерминированное тестирование. Работа Рутмана была усовершенствована и расширена Брейером [5]. Его результаты были обнародованы в публикациях, описывающих программу анализа управляемости и наблюдаемости SCOAP (Sandia Controllability/ Observability Analysis Program) [6], [7]. Эти разработки легли в основу для других систем, которые
РИ, 2005, № 3
113
вычисляли значения наблюдаемости и управляемости для детерминированных ATPG, таких как TESTSCREEN [8,9], CAMELOT (Computer-Aided Measure for Logic Testability) [10] и VICTOR (VLSI Identifier of Controllability, Testability, Observability, and Redundancy) [11], а также [12-14].
Перечисленные системы вычисляли множества значений для каждой линии в схеме. Эти значения предназначены для определения относительной степени сложности решения следующих задач: установки линии X в 1(0) (управляемость); распространение ошибки с линии X на первичный выход (наблюдаемость). Существуют две проблемы [15]. Во-первых, не была достигнута корреляция между значениями тестопригодности и числом проверяемых неисправностей (качеством теста). Во-вторых, осталось невыясненным, как все-таки модифицировать схему, чтобы повысить тестопригодность. Тривиальное решение, состоящее в добавлении дополнительных контрольных точек на линии с плохой наблюдаемостью, а также схем, повышающих управляемость на линии с плохой управляемо -стью, не всегда эффективно. В [12] был предложен более сложный подход, но его вычислительная сложность слишком высока, чтобы быть использованным на практике. В целом, большинство существующих методов содержат очень сложные вычисления, применимы только для небольших схем и трудно поддаются анализу [15, 16].
Для сравнительного анализа были выбраны 3 метода: метод 1 [14], метод 2 (CAMELOT) [10], метод 3 (SCOAP) [7], которые являются типичными представителями основных подходов при анализе тестопригодности в системах автоматизированной генерации тестов детерминированным способом. Показатели управляемости, наблюдаемости и тестопригодности в методе 1 и 2 являются относительными величинами и лежат в отрезке [0; 1] действительных значений. Значение 0 имеет худший показатель, 1 — лучший. В методе 3 показатели лежат в промежутке [1; ?] натуральных значений, лучшим из которых является значение 1. Исследования показали, что в методе 1 показатели тестопригодности узлов в точности соответствуют показателям управляемости соответствующих узлов метода 2, ввиду чего метод 1 был исключен из дальнейшего рассмотрения. Для сравнения методов 2 и 3 использовались приведенные значения. Эти методы дают схожие результаты оценки тестопригодности и являются достаточно грубой оценкой для использования ее как руководства к действию при моди -фикации схемы в целях увеличения ее тестопригодности. Авторы также столкнулись с проблемой, состоящей в том, что в методе 3 происходит переполнение разрядной сетки при анализе схем размером примерно от 2400 вентилей (например, схема c6288 из библиотеки ISCAS’85), что делает невозможным дальнейший анализ. А в методе 2 начиная с 200 вентилей (схема c499 из библиотеки ISCAS’85) , примерно для 16 процентов линий (и выше) показатели управляемости и наблюдаемости имеют значение ноль при точности вычислений до
10-15, что не соответствует действительности и, следовательно, снижает адекватность анализа. Кроме того, большое число линий имеют одинаковые значения показателей, что снижает точность анализа. Для увеличения адекватности анализа необходимо увеличивать размер занимаемой памяти, что ограничивается максимальной точностью 10-31.
Таким образом, анализируемые методы оказались неприемлемыми даже для относительно небольших схем уже на первом этапе — подсчете основных показателей. В приведенном ниже методе авторам удалось в определенной степени решить выявленные проблемы. Первая версия этого метода, которая называлась TAD (Testability Analysis for Deterministic ATPG — анализ тестопригодности для системы автоматической генерации детерминированных тестов) была опубликована в [17, 18]. В это время велась работа над поиском способа модификации схемы по просчитанным показателям в целях сведения числа непроверяемых неисправностей к нулю, а также стратегии локализации точек схемы для модификации. В связи с этим первоначальный метод претерпел некоторые изменения и во избежание путаницы получил название TADATPG (Testability Analysis for Deterministic ATPG).
Описание метода анализа тестопригодности TADATPG
Как и перечисленные методы, TADATPG является алгоритмическим методом, позволяющим осуществлять оценку путем топологического анализа схемы вентильного уровня. Значения тестопригодности вычисляются для каждого узла. Под узлами понимаются эквипотенциальные линии схемы. Вычисляемые показатели предназначаются для сравнительного анализа тестопригодности узлов рассматриваемой схемы. Метод состоит из трех этапов: вычисление показателей управляемости, наблюдаемости и тестопригодности.
1. Вычисление управляемости
Управляемость CY—количественная мера способности устройства устанавливать на рассматриваемой линии значения 0 (CY0) или значения 1 (CY1). Она зависит от логической функции вентиля и уменьшается по мере отдаления линии от внешних входов схемы. Управляемость может принимать относительное значение, лежащее в промежутке [0;1].
CY = 1 - имеет внешний вход схемы, где можно легко установить логические “0” и “1”.
CY = 0 - имеет линия, которую нельзя установить ни в одно из логических состояний.
Практически значения управляемости большинства линий лежат между границами промежутка [0;1]. В общем случае управляемость входов элементов не 100%, поэтому управляемость выходов должна учитывать способность к передаче как логических значений через элемент (рис. 2), так и значений управляемости на его входах:
CY0(Y) = KCY0 • f0, (1)
РИ, 2005, № 3
114
СУДУ) = KCY1 • f1, (2)
где KCY—коэффициент передачи управляемости, определяемый логической функцией элемента (KCY1 — для единичного значения на выходе элемента, KCY0 — для нулевого значения на выходе элемента).
Рис. 2
Коэффициент передачи управляемости определя-
ется по формулам:
KCY0 N(0) N(1) + N(0) , (3)
KCY1 N(1) N(1) + N(0) , (4)
где N(0) (N(1)) — число всех способов установки логического нуля (единицы) на выходной линии элемента;
f — функция, определяемая формулой
f0 r^CY‘(Xi) + CYJ(X2) +... + CYk (Xn)n
f = rz.------------n--------------]/m, (5)
Vz0
где n — число входов элемента; z0 — наборы входных значений (X1, X2, ..., Xn), на которых функция выхода элемента Y дает логический “0”; m — число наборов z0; i,j,..., k є{0,1| и равны 0, если X1, X2, ..., Xn на наборе z0 принимают нулевые значения, и равны 1, если X1, X2, ..., Xn на наборе z0 принимают единичные значения;
f1 — функция, определяемая формулой
fi ^CY'(Xi) + CYJ (X2) + ... + CYk(Xn)]/p
f = rZ.---------------n-----------------]/p, (6)
Vz1
где n — число входов элемента; z1 — наборы входных значений (X1, X2, .., Xn), на которых функция выхода элемента Y дает логическую “ 1 ”; p — число наборов z1; i,j,..., k є{0,1| и равны 0, если X1, X2, ^, Xn на наборе z1 принимают нулевые значения, и равны 1, если X1, X2, ..., Xn на наборе z1 принимают единичные значения. Сумма наборов z0 и z1 равна 2n.
fi = rCY°(X!) + CY0(X2) + CY°(X!) + CY1 (X2) +
Г 2 2 . CY1 (X1) + CY°(X2)]/3
+ 2 ]/3
Вычисление значений управляемости узлов схемы начинается с первичных входов и продвигается далее через всю схему к первичным выходам.
Для последовательностных схем определение значений управляемости не сводится к решению системы линейных уравнений, как в классических методах, поскольку схема преобразуется в комбинационную путем разрыва обратных связей, о чем будет сказано в следующей работе.
2. Вычисление наблюдаемости
Наблюдаемость OY—количественная мера способности устройства транспортировать состояние рассматриваемой линии на внешние выходы схемы. Наблюдаемость может принимать относительное значение, лежащее в промежутке [0; 1].
OY = 1 для внешнего выхода.
OY = 0, если невозможно обеспечить такие условия, при которых изменение значения в узле приводило бы к изменению значения на первичном выходе.
Практически значения управляемости большинства линий лежат между границами промежутка [0; 1]. Наблюдаемость узлов в схеме уменьшается от первичных выходов к первичным входам.
В общем случае процесс распространения информации о неисправности через элемент зависит, как от способности активизировать определенный вход, так и от способности установить фиксированные значения на некоторых или всех других входах устройства, позволяющих активизировать путь к определенному выходу устройства (функция управляемости этих входов), (рис. 3, путь активизации X — Y — Primout).
Рис. 3
Поэтому наблюдаемость определяется по формуле:
Например, для двухвходового элемента «И-НЕ»
z X1 X2 i k
< N 0 1 1 1 1
0 0 0 0
Vz1 0 1 0 1
1 0 1 0
а также p = 3, m = 1, n = 2, отсюда
f0
cy1(x1) + cy4x2) л 2
OY(X — Primout) = OY(Y — Primout) • g, (7)
где Primout — первичный выход устройства; X — Y — Primout — путь активизации; g — среднее арифметическое значение управляемостей входов, обеспечивающих прохождение активизации с входа X на выход Y:
CY1 (X1) + CYJ (X2) +... + CYk (Xn_1) (0)
g =-------------------------------, (0)
n -1
где n — число входов элемента, (X1, X2, ..., Xn-1) — набор входных значений (za), обеспечивающих активизацию пути Xn — Y, i,j,.., k є {0,1} и равны
РИ, 2005, № 3
115
0, если Xi, X2, Xn_i на наборе za принимают
нулевые значения, и равны 1, если X1, X2, Xn-
i на наборе zа принимают единичные значения.
Например, для трехвходового вентиля «И» OY(X1— Primout) = OY(Y-Primout) • [CY1(X2)+CY1(X3) ]/2. Выбираются CY1(X2) и CY1(X3), потому что X2=X3 = 1 обеспечивают активизацию пути с входа X1 на выход Y вентиля.
Если у элементов отсутствуют входы активизации, а следовательно, и z3, то g = 1. Примером таких элементов являются инвертор и повторитель. У них один вход и один выход, причем наблюдаемость входа равна наблюдаемости выхода.
В случае сходящихся ветвлений (рис.4) наблюдаемость линии ветвления определяется как среднее арифметическое наблюдаемостей этой линии по каждому из путей:
t
OY(Y- U) = [£OY(Yi - U)]/t. (9)
i=i
В данном случае не выбирается путь минимальной длины, рассчитывая на то, что остальные пути при построении теста будут блокироваться, а учитывается наблюдаемость по каждому из путей, поскольку может возникнуть ситуация, когда блокировка неосуществима.
Рис. 4
Наличие ветвления на выходе устройства (рис.5) позволяет наблюдать его состояние на нескольких первичных выходах схемы. Состояние узла Y может наблюдаться на первичном выходе Primout 1 и на первичном выходе Primout 2. Можно вычислить
оба значения наблюдаемости — OY(Y - Primouti) и OY(Y - Pr imout2 ).
Рис. 5
116
Как учитывать оба значения наблюдаемости при вычислении общей оценки наблюдаемости узла с ветвлением выхода? Ответ следует из сопоставления рассматриваемой задачи с задачей надежности системы с параллельным соединением элементов [19]. В этом случае работоспособность гарантируется, если функционирует по меньшей мере один из параллельных путей, т.е.
R(S) = 1 — Q(S) = 1 — P[Q(каждого пути)] =
1 — P[1 — R (каждого пути)],
где R — функция надежности процесса; Q — функция ненадежности процесса.
Переходя к терминологии наблюдаемости, можно сказать, что при условии активизации одного из возможных путей состояние узла можно успешно наблюдать на первичном выходе. Если можно активизировать больше одного пути, то
OY(составное) = 1— P[1 — OY(каждого Primout)]
(10)
Для случая ветвления выхода, изображенного на рис. 5, наблюдаемость линии ветвления определяется по формуле:
OY(Y-(Primouti, Primout2)) =
=1 - ([1 - OY(Y - Pr imouti)] • [1 - OY(Y - Pr imout2)]) ^U)
Вычисление значений наблюдаемости узлов схемы начинается с первичных выходов и продвигается далее через всю схему к первичным входам.
3. Определение тестопригодности
Простая мера тестопригодности узла может быть получена перемножением значений его управляемости и наблюдаемости:
TY0(Y) = CY0(Y) • OY(Y) , (12)
TY1(Y) = CY1 (Y) • OY(Y) , (13)
TY(Y) = (TY0(Y) + TY1(Y))/2 , (14)
где TY0(Y) (TY1(Y)) — 0 — тестопригодность (1-тестопригодность) узла Y; TY(Y) — тестопригодность узла Y,
Общий показатель тестопригодности всей схемы должен представлять собой меру средней трудоемкости получения теста для узла схемы, следовательно, эта мера может быть представлена как среднее арифметическое значение тестопригодностей всех узлов схемы, т.е.
TYCxeHH = Е TY(Yi)]/L , (15)
i=1
TYcxe,^ — тестопригодность всей схемы; L — количество узлов схемы.
Для удобства интерпретации результатов берется корень восьмой степени значений управляемости, наблюдаемости, тестопригоднгости.
Сложность (быстродействие) метода расчета показателей тестопригодности линейная. Для расчета управляемости необходим один проход по всем линиям схемы, от первичных входов к первичным
РИ, 2005, № 3
выходам, а для расчета наблюдаемости и тестопригодности необходим один проход по всем линиям схемы, от первичных выходов к первичным входам. Поэтому порядок сложности равен 2L, где L — количество узлов (линий) схемы. Время расчета показателей приведено в табл. 1.
Таблица 1
Время расчета показателей тестопригодности и моделирования неисправностей в системе
SIGETEST
Схема ISCAS’85 Число линий схемы Число входов схемы Время моделирования неисправностей на одном наборе, с Время расчета показа телей тестопригодности, с
с432 398 36 0,00135 0,01
с499 599 41 0,0002 0,01
с880 623 60 0,00048 0,03
с 1355 1015 41 0,00086 0,03
с1908 1307 33 0,00612 0,03
с3540 2007 50 0,00928 0,04
с6288 4579 32 0,00901 0,12
Значения в табл. 1 были получены с помощью системы SIGETEST на компьютере INTEL (R) Pentium с рабочей частотой процессора 2,4 гГц и размером памяти RAM 514796 кбайт. Моделирование неисправностей в системе SIGETEST производится по методу [20].
Пример. Расчет показателей рассмотрен на примере комбинационной схемы, изображенной на рис. 6.
В схеме: 4 входа, 4 выхода, суммарное число линий — 26, вентилей — 22.
Качество детерминированного теста до внесения изменений в схему Q = 92,308%. Далее выполняется расчет показателей тестопригодности для даль -нейшей модификации схемы.
В табл. 2 приведены результаты оценки тестопригодности до модификации схемы.
Таблица 2
Результаты оценки тестопригодности до модификации схемы
СУ0 СУ1 OY н о ТУ1 ТУ line
1.000 1.000 0.784 0.784 0.784 0.784 u2
1.000 1.000 0.861 0.861 0.861 0.861 u3
1.000 1.000 0.784 0.784 0.784 0.784 u4
1.000 1.000 0.761 0.761 0.761 0.761 u1
0.840 0.964 0.797 0.670 0.769 0.720 u40
1.000 1.000 0.361 0.361 0.361 0.361 u36
0.840 0.964 0.630 0.530 0.608 0.569 u43
1.000 1.000 0.591 0.591 0.591 0.591 u34
1.000 1.000 0.816 0.816 0.816 0.816 u37
1.000 1.000 0.783 0.783 0.783 0.783 u35
0.792 0.936 0.936 0.742 0.877 0.810 u47
0.964 0.840 0.361 0.349 0.304 0.326 u49
0.936 0.792 1.000 0.936 0.792 0.864 u31
0.923 0.826 0.653 0.603 0.540 0.572 u44
0.964 0.840 0.523 0.505 0.440 0.472 u45
0.923 0.826 0.826 0.764 0.683 0.724 u41
0.964 0.840 0.361 0.349 0.304 0.326 u50
0.936 0.792 0.792 0.742 0.628 0.685 u52
0.924 0.790 0.790 0.730 0.624 0.677 u51
0.936 0.792 0.622 0.583 0.493 0.538 u46
0.915 0.776 0.608 0.556 0.472 0.514 u39
0.867 0.665 1.000 0.867 0.665 0.766 u38
0.926 0.785 0.785 0.727 0.616 0.672 u48
0.920 0.783 0.783 0.720 0.613 0.667 u42
0.847 0.742 1.000 0.847 0.742 0.795 u32
0.862 0.678 1.000 0.862 0.678 0.770 u33
Общее значение тестопригодности TY^^ = 0,400464.
Для повышения наглядности при интерпретации распределения значений показателей можно использовать гистограммы (рис. 7).
Экспериментальные исследования
Исследуемые классические методы анализа тестопригодности и новый метод, предложенный в данной статье, были реализованы программно в рамках системы SIGETEST. В качестве исходного описания схем использовалось VHDL-описание, система SIGETEST конвертировала его во внутреннюю модель представления схемы, которая использовалась реализованными методами анализа тестопригодности. Методы были апробированы на примерах схем различной сложности, в том числе на схемах из библиотеки ISCAS’85, ISCAS’89, ISCAS’99.
Экспериментальные исследования показали, что разработанный метод является более адекватным по сравнению с классическими методами в контексте проблем, описанных выше. Показатели с нулевыми значениями встречаются только в больших схемах. Например, при точности вычислений 10-31 в схеме с50000 ISCAS’85 2% линий из 49996 имеют показатели с нулевыми значениями. Для схем, поддающихся детерминированному тестированию (около 5000 вентилей), присоединенные (не висящие) линии с нулевыми показателями отсутствуют. Рассчитываемые по методу TADATPG показатели позволяют простым способом выбирать участки схемы для ее модификации в целях сведения к минимуму непроверяемых неисправностей.
РИ, 2005, № 3
117
Рис. 7
Выводы
Научная новизна. Разработан новый метод расчета показателей тестопригодности, более адекватный по сравнению с известными классическими методами. Преимущества метода:
1) отсутствие потери информации при расчете показателей тестопригодности для схем, тестируемых детериминированным тестом;
2) простота метода при анализе последовательностных схем (не нужно решать систему линейных уравнений);
3) метод обеспечивает простой способ выбора участков схемы для модификации.
Практическая значимость. Метод реализован в рамках системы SIGETEST и может быть использован для построения детерминированных тестов для комбинационных и последовательностных схем, не ограниченных решениями методов DFT, а также в DFT-системах для комбинационных схем или их частей, плохо поддающихся псевдослучайному тестированию. Может использоваться также для нужд SoC, описанных в [21] и [22].
Литература: 1. Zaychenko S, Melnikova O., Shahab S.K., Albitar Z.S. High-performance Compiler of Gate-level HDL Net Lists for Testing Faults in Digital Circuits Proceedings of the Work in Progress Session. Rennes (France)
118
Sept. 2004. 2. Rutman R. A., Fault Detection Test Generation for Sequential Logic Heuristic Tree Search. // IEEE Computer Repository Paper. No. R-72-187, 1972. 3. Grason J. TMEAS - A Testability Measurement Program // Proc. 16th Design Automation Conf., Р. 156-161, June, 1979. 4. Grason J. and Nagel A. W. Digital Test Generation and Design for Testability.” Journal Digital Systems, Vol.5, No. 4, pp. 319-359, 1981. 5. Breuer M. A. New Concepts in Automated Testing of Digital Circuits // Proc. EEC Symp. on CAD of Digital Electronic Circuits and Systems, Brussels. Р. 69-92, 1978. 6. Goldstein L. H. Controllability/Observability Analysis of Digital Circuits // IEEE Trans. on Circuits and Systems, Vol. CAS-26, No. 9. Р. 685-693, September, 1979. 7. Goldstein L. M. and Thigen E. L. SCOAP: Sandia Controllability/ Observability Analysis Program. Proc. 17th Design Automation Conf. Р. 190-196, June, 1980. 8. Kovijanic P. G. Computer Aided Testability Analysis. Proc. IEEE Automatic Test Conf. Р. 292-294, 1979. 9. KovijanicP. G. Single Testability Figure of Merit. // Proc. Intn’l. Test Conf., pp. 521-529, October, 1981. 10. BennettsR G, MaunderC.M., and Robinson G. D. CAMELOT: A Computer-Aided Measure for Logic Testability // IEEE Proc., Vol. 128, Part E, No. 5. Р. 177-189,1981. 11. Ratiu I. M., Sangiovanni-Vincentelli A. and Peterson D. O. VICTOR: A Fast VLSI Testability Analysis Program. // Proc. Intn’l Test Conf. Р. 397-401, November, 1982. 12. Chen T-H. and Breuer M. A Automatic Design for Testability Via Testability Measures. IEEE Trans, on Computer-Aided Design, Vol. CAD-4. Р. 3-11, January, 1985. 13. Spillman R, Glaser N, Peterson D. Development of a general testability figure-of-merit // IEEE International conference of Computer-Aided Design. Р. 34-35, 1983. 14. BreuerM. A The Automatic Design of Testable Circuits // Automation Test Program Generation Proceedings of The San Francisco, USA. Р. 3-6, March, 1983. 15. Abramovichi M., Breuer M. A., Friedman A D. Digital systems testing and testable design // IEEE Inc. New York. 1998. 760p. 16. Stroud C. E, Designer’s A Guide to Built-in Self-Test. Kluwer Academic Publishers, 2002. 320 p. 17. Kulak E. Kaminskaya M., Parfentiy A, Guz O. Analysis of the Testability of the High Complexity Digital Devices // CADSM’2005, February23-26, 2005, Lviv-Poliana. Р. 331-333. 18. Quantitative Estimation Of The Testability For Complexity Digital Devices Before Test Generation / M.A. Kaminska, V.I. Hahanov , Wade Ghribi, E.A Kamenuka, Proceedings of the MIXDES’05 Conference (Lodz, Poland). P. 451-456. 19. Беннетте P. Дж. Проектирование тестопригодных логических схем: Пер. англ. М.: Радио и связь, 1990. 176 с. 20. Hahanov V.I., Melnikova O. V., Hahanova I. V, Chamyan H.L. Topological method of fault simulation Proceedings of the 9th Biennial Baltic Electronics Conference, Tallinn University of Technology, October 3-6, 2004, Estonia, P. 221-224. 21. Jervan G., Peng Z., Ubar R, Kruus H. A Hybrid BIST Architecture and its Optimization for SoC Testing // IEEE 3rd International Symposium on Quality Electronic Design (ISQED’02). Р. 273279, 2002. 22. R Ubar, G. Jervan, Z Peng, E. Orasson, R Raidma. Fast Test Cost Calculation for Hybrid BIST in Digital Systems // Euromicro Symposium on Digital Systems Design. Р. 318-325, 2001.
Поступила в редколлегию 12.06.2005
Рецензент: д-р техн. наук, проф. Хаханов В.И.
Кулак Эльвира Николаевна, доцент АПВТ ХНУРЭ. Научные интересы: тестопригодное проектирование. Адрес: Украина, 61166, Харьков, пр. Ленина, 14, тел. 702-13-26.
Каминская Марина Александровна, аспирант АПВТ ХНУРЭ. Научные интересы: техническая диагностика. Адрес: Украина, 61166, Харьков, пр. Ленина, 14, тел. 70213-26. E-mail: [email protected].
Wade Ghribi (Ваде Гриби) аспирант ХНУРЭ. Научные интересы: техническая диагностика Адрес: Украина, 61166, Харьков, пр. Ленина, 14, тел. 702-13-26.
Hassan Ktiaman (Хассан Ктейман) аспирант ХНУРЭ. Научные интересы: техническая диагностика. Адрес: Украина, 61166, Харьков, пр. Ленина, 14, тел. 702-13-26.
РИ, 2005, № 3
