Быстродействующее устройство умножения Текст научной статьи по специальности «Математика»

ИЗВЕСТИЯ

ТОМСКОГО ОРДЕНА ОКТЯБРЬСКОЙ РЕВОЛЮЦИИ И ОРДЕНА ТРУДОВОГО КРАСНОГО ЗНАМЕНИ ПОЛИТЕХНИЧЕСКОГО ИНСТИТУТА имени С. М. КИРОВА

Том 262 1973'

БЫСТРОДЕЙСТВУЮЩЕЕ УСТРОЙСТВО УМНОЖЕНИЯ

Ю. М. АЧКАСОВ, Н. Ф. КУЧЕР, Ю. А. САВЕЛЬЕВ, Л. И. УХАНОВ (Представлена научно-техническим семинаром НИИ АЭМ)

В специализированных автоматических вычислительных машинах, выполняющих операцию свертки двух функций, одним из основных узлов является устройство умножения. Операция умножения — одна из самых трудоемких, поэтому в быстродействующих специализированных машинах ее целесообразно выполнять не программным, а аппаратурным путем.

Методы умножения, использующие ряд последовательных суммирований со сдвигом, неприемлемы, несмотря на элементную экономичность, из-за низкого быстродействия, которая даже в принципе не может быть выше, чем (п—где п — разрядность чисел; I д —время суммирования двух я-разрядных чисел.

Очевидно, что наиболее перспективны в смысле быстродействия табличные способы, но их применение ограничивается из-за роста оборудования, количество которого растет пропорционально 22п, так как разрядность произведения равна сумме разрядов перемножаемых чисел. Такие устройства обеспечивают скорость умножения, примерно равную скорости выборки числа из таблицы. Быстродействие ограничивается лишь временем дешифрации адреса и перемагничиванием сердечников. Компромиссным является использование таблиц квадратов, логарифмов или тригонометрических функций, что позволяет уменьшить объем запоминающего устройства, но снижает быстродействие, так как произведение получается в результате ряда дополнительных арифметических операций. Несмотря на высокое быстродействие, табличные множительные устройства обладают рядом недостатков: низкой надежностью, нетехнологичностью изготовления, большим числом разных элементов.

В данной работе рассматривается построение устройства умножения чисел, представленных в полулогарифмической форме с 11-разрядной нормализованной мантиссой и 4-разрядным порядком. Быстродействие устройства — 500 тыс. умножений в сек.

В устройстве используется только один элемент — 3-входовая интегральная микросхема «И—НЕ». Задачу построения умножителя сформулируем следующим образом: синтезировать логическую переключательную схему с 22 входами и 22 выходами, реализующую функцию А(аиа29-• •ада)=5(61,62,- • Ьп)-0(с1и • • *йя),

где а, Ь и с1 принимают значения «1» или «0». Физически схема должна быть реализована на 3-входовых элементах Шеффера в соответствии со

следующим критерием оптимальности: при минимуме оборудования — максимум быстродействия. Очевидно, что в такой схеме цепочка последовательно соединенных элементов не должна превышать величины

К--^-

(1,1-^1,2)/ср '

где

1У — время умножения,

¿ср —время срабатывания одного элемента,

1,1 -г-1 »2 — коэффициент запаса.

Для нашей функции а1 = /7(61,^1),

а2=Р(ЬисиЬ2,с2),

ат = Р(ЬисиЬъс2, • ■ -Ьюсп).

Можно реализовать эту функцию «параллельным» способом и получить время умножения (2^3)/ср .

Такая схема имеет вид пирамиды и является слишком громоздкой, к тому же требует от логических элементов слишком больших коэффициентов разветвления и объединения. Другой вариант реализации — одновременное суммирование частичных произведений с организацией во всех разрядах групповых параллельных переносов. Этот способ тоже неэкономичен.

Более экономичны в смысле количества используемых элементов оказываются матричные умножители, формирующие с помощью элементов «И» и «ИЛИ» одновременно все частичные произведения. Поскольку время образования в матрице частичных произведений примерно равно времени срабатывания элемента «И», то время умножения определяется- в основном временем их суммирования (рис. 1). Матрица

Рис. 1

строится так, что верхний левый угол ее образует старшие разряды произведения, правый нижний — младшие. Это соответствует умножению со старших разрядов при последовательном умножении. Волна установления сигналов начинается от правой стороны ромба и движется влево. Очевидно, что в верхней части она продвигается быстрее, так как входными сигналами для нижних рядов являются выходные сигналы верхних. Очевидно, что время умножения здесь равно

где 1п — время формирования единицы переноса,

¿с —время формирования суммы. Увеличить быстродействие матрицы можно, разбив множитель на группы по два разряда, а дешифрацией получившихся пар кодов управлять прохождением через ступени «О», множимого, удвоенного или утроенного множимого, т. е. отрабатывать одновременно произведение множимого на пару разрядов множителя (рис. 2). Число рядов параллельных

сумматоров здесь равно . Быстродействие устройства равно

'у

Рис. 2

Для дальнейшего увеличения быстродействия необходимо уменьшать времена образования переноса и суммы. В лучшем случае они должны быть равны времени срабатывания одного логического элемента. В основном задержку вносит время выработки сигнала переноса. Обычно для уменьшения этой задержки идут по пути организации группового переноса, но это требует дополнительных аппаратурных затрат и большого коэффициента объединения по входу. Организации группового переноса можно избежать. Рассмотрим логику образования сигналов суммы (С) и переноса (П).

С£=^УА-1 +Х£Ус ГТ£-1+Х4- УД--1+5" п£„ь (1)

П( = Х,УД-1 + Х,У-1П(-1+ Х^Дс^+Х.УДс-и

где X и У — слагаемые.

Для реализации сумматора в базисе «И — НЕ» минимизируем уравнение (1). Полученное выражение для переноса имеет вид

п(=вд+хд-_1--г удъ-,. (2)

Найдем инверсию выражения (2)

П^Х^+ХД^ + УДс-г .

Очевидно, что данная функция реализуется тремя элементами Шеф-фера, выходы которых объединены общим проводом. Инверсия сигнала

8 Заказ 6692

113

переноса получается здесь лишь в одну ступень. Аналогично для инверсии сигнала суммы имеем

С^ВДП^+хл+УЛ+ПА-ь

Инверсия сигнала суммы реализуется четырьмя элементами Шеффера, выходы которых объединены. Время образования сигнала «С» ¿с~2£ср. Свойство самодвойствениости обеих функций двоичного сумматора позволяет, инвертируя входные переменные, получать на выходе инверсии суммы и переноса. Используя триггерные регистры для первого ряда сумматоров, можем подавать на нечетные сумматоры сами переменные, а на четные — их инверсии. В следующем ряду сумматоров нечетные сумматоры получат на вход инверсии, выработают переносы и подадут их на вход соседних, четных сумматоров, которые получили на вход переменные. На выходной триггерный регистр переменные подаются таким образом, что на выходе регистра оказываются прямые функции произведения. За счет использования функций «С» и «П», получаемых в одну ступень, время умножения оказывается равным для данного построения ¿у = 2(п+ 1)/ср- Для получения быстродействия в две микросекунды при умножении 11-разрядных чисел необходимо иметь элементы со временем срабатывания не больше 80 наносекунд. К элементам, участвующим в формировании знака и порядка произведения, требование по быстродействию значительно ниже.

Выводы

1. При умножении чисел сравнительно небольшой разрядности целесообразно использовать матричные умножители.

2. Количество оборудования в таких умножителях растет пропорционально квадрату разрядности умножаемых чисел.

3. Для повышения быстродействия таких умножителей и для уменьшения количества оборудования имеет смысл усложнять логику схем.

4. В качестве сумматоров частичных произведений лучше использовать схемы, формирующие не сами значения суммы и переноса, а их инверсии.

ЛИТЕРАТУРА

1. Л. К. Голыше®. Структурная теория цифровых машин. «Энергия», 1971.

2. М. А. Карцев. Арифметика цифровых машин. «Наука», 1969.

3. А. Д. Шигин. Цифровые вычислительные машины. «Энергия», 1971.