АППАРАТНЫЙ ONLINE ВЫЧИСЛИТЕЛЬ СТЕПЕННЫХ ФУНКЦИЙ С БИТОВЫМ ПОТОКОМ ДАННЫХ Текст научной статьи по специальности «Математика»

ив Ш1

УДК 004.3: 51-74: 681.325: 519.713

Larchenko B.D.

PhD Student of the Design Automation Department, Kharkiv National University of Radioelectronics

Shkil A. S.

PhD, Associate Professor, Associate Professor of Desig Automation Department, Kharkiv National University of Radioelectronics.

Larchenko L. V.

PhD, Associate Professor, Associate Professor of Desig Automation Department, Kharkiv National University of Radioelectronics.

HARDWARE ONLINE COMPUTER OF POWER FUNCTIONS WITH BIT-STREAM DATA

Ларченко Богдан Дмитриевич

аспирант кафедры автоматизации проектирования

вычислительной техники, Харьковский национальный университет радиоэлектроники

Шкиль Александр Сергеевич кандидат технических наук, доцент кафедры автоматизации проектирования вычислительной техники, Харьковский национальный университет радиоэлектроники

Ларченко Лина Викторовна кандидат технических наук, доцент кафедры автоматизации проектирования вычислительной техники, Харьковский национальный университет радиоэлектроники

АППАРАТНЫЙ ONLINE ВЫЧИСЛИТЕЛЬ СТЕПЕННЫХ ФУНКЦИЙ С БИТОВЫМ ПОТОКОМ ДАННЫХ

Summary. Models and methods of a bit-stream online calculator of power functions design are proposed, using the previously proposed method for generating increments of increasing step functions, based on the principle of sampling a certain part of bits from the input bit-stream data. An improved mathematical model of a bit-stream power functions computer is obtained, which is represented by a system of difference inequalities, when each of them is executed, the bits of the output data stream corresponding to the nodes of approximation of the reproduced function are formed at the output of the device. In this case, the absolute error in calculating the specified function does not exceed half of the unit of the least significant bit of the argument. The device has a streaming method for online computations with parallel-sequential conversions of the input bit stream in accordance with a given function. Thanks to a more advanced mathematical model, a calculator architecture with a simpler technical solution is proposed. A hardware model of the calculator based on the Moore's finite state machine model is proposed, a graph diagram of the device operation algorithm and a graph model of the control unit are developed, which provides clarity and consistency of the algorithm implementation. The device is implemented in the FPGA platform, which provides flexibility of reconfiguration, reliability and high performance.

Аннотация. Предлагаются модели проектирования бит-потокового online вычислителя степенных функций, использующие предложенный ранее, метод формирования приращений возрастающих ступенчатых функций, основанный на принципе выборки определенной части бит из входного битового потока данных. Получена усовершенствованная математическая модель бит-потокового вычислителя степенных функций, которая описана системой разностных неравенств, при выполнении каждого из которых на выходе устройства формируются биты выходного потока данных, соответствующие узлам аппроксимации воспроизводимой функции. При этом абсолютная погрешность вычисления заданной функции не превышает половины единицы младшего бита аргумента. В устройстве организован потоковый метод online вычислений с параллельно-последовательным выполнением преобразований над входным битовым потоком в соответствии с заданной функцией. Благодаря более совершенной математической модели предлагается архитектура вычислителя с более простым техническим решением. Предлагается аппаратная модель вычислителя, выполненная на основе конечного автомата модели Мура, разработана граф-схема алгоритма работы устройства и графовая модель управляющего автомата, что позволяет обеспечить четкость, наглядность и непротиворечивость реализации алгоритма. Устройство имплементировано в платформу FPGA, обеспечивающую гибкость реконфигурации, надежность и высокое быстродействие.

Key words: functional conversion, bit-stream data, bit-stream computing, method, approximation, mathematical model, Finite State Machine, verification

Ключевые слова: функциональное преобразование, битовые потоки данных, обработка битовых потоков, метод, аппроксимация, математическая модель, конечный автомат, верификация

1. Постановка задач исследования

В настоящее время наблюдается рост сложности задач по организации вычислений в сенсорных системах, робототехнике, системах управления и интеллектуальных измерительных системах. Одним из направлений, связанных с созданием новых базовых элементов для построения названных систем, является разработка устройств, выполняющих функциональное преобразование информационных сигналов, представленных битовыми потоками данных [1, 2].

Большинство цифровых систем работают с позиционным представлением данных, например с двоичным кодированием. Альтернативой является представление данных в виде битовой последовательности в определенном интервале времени. Это представление намного менее компактно, чем двоичное кодирование, однако сложные операции можно выполнять с помощью простых логических компонентов [3]. В бит-потоковом кодировании данные представляют собой потоки импульсов единичной амплитуды. При этом информативным параметром является фиксированное значение импульсов произвольной длительности за временной интервал.

Бит-потоковые формы позволяют

осуществлять передачу и обработку информационных сигналов способами, характеризующимися возможностью

последовательной обработки потоков в темпе поступления единичных бит и высокой помехоустойчивостью вследствие непозиционного характера и эквивалентности единичных бит по отношению к их весу в цифровом коде [4]. При этом бит-потоковая форма сигналов сохраняя помехоустойчивость, не дает информационной избыточности и позволяет обеспечивать высокое быстродействие устройств [5].

В системах, где имеет место первичная обработка измерительной информации для принятия решений о результатах измерений с целью реализации задач управления, в большинстве случаев требуются плавные изменения сигналов управления, например, при воздействии на исполнительные механизмы роботов, манипуляторов, и других устройств. При этом для сглаживания сигналов могут использоваться различные функции:

логарифмическая, экспоненциальная, степенная, дробно-рациональная, тригонометрические [6].

Бит-потоковые online вычислители степенных функций широко используются в измерительных системах и системах управления и контроля, где имеет место цифровая функциональная развертка, предусматривающая реализацию потокового метода вычислений во времени с одновременным параллельно-последовательным выполнением

преобразований над единичными битами потока данных в соответствии с требуемой функцией, то есть последовательное вычисление значений функции, выполняемых для соседних значений аргумента. Каждое последующее значение функции вычисляют на основании предыдущего результата вычислений. При этом первое вычисление осуществляют с учетом ввода начальных условий [7].

При синтезе бит-потоковых степенных вычислителей с дробным показателем степени используют подход, при котором процедура вычисления функции осуществляется в два этапа, на первом этапе вычисляется численное значение величины хт в параллельном коде, а на втором - из полученного числа извлекается корень n-й степени. При этом промежуточная функция хт формируется путем m-каскадного включения двоичных умножителей, выходная частота каждого из которых возрастает от каскада к каскаду, что ограничивает частоту входного битового потока. В [8] рассмотрено устройство для возведения с дробную положительную степень, которое позволяет совместить операции возведения в степень и извлечение корня в одном устройстве. Одним из его недостатков является наличие в цепи обратной связи схемы распределения импульсов, техническая реализация которой усложняется с ростом значения знаменателя дробного показателя степенной функции. Предложенный в работе бит-потоковый online вычислитель степенных функций позволяет устранить названный недостаток благодаря усовершенствованной математической модели вычислителя.

Целью исследования является разработка математической, структурной и аппаратной моделей проектирования бит-потокового online вычислителя степенных функций. Для достижения цели определены задачи исследования: анализ способа формирования приращений возрастающих степенных ступенчатых функций с бит-потоковой формой представления аргумента, разработка усовершенствованной математической модели вычислителя на основе рассмотренного метода, синтез архитектуры вычислителя на основе анализа способа построения конвейерных архитектур бит-потоковых вычислителей полиномиальных функций, разработка аппаратной модели вычислителя на основе конечного автомата и верификация, тестирование и имплементация предложенной модели в платформу ПЛИС.

2. Математическая модель бит-потокового online вычислителя степенных функций

Математическая модель бит-потокового вычислителя степенных функций была получена на основе предложенного в [9] метода формирования приращений возрастающих ступенчатых функций.

В соответствии с методом непрерывная функция у* = /(х*), ограниченная условиями

х*,у* >0, у* < х*, 0 и имеющая

обратную функцию х* = ^(у*), может быть воспроизведена на выходе бит-потокового вычислителя ступенчатой аппроксимирующей функцией, имеющей вид

у = [Ях) + |5„

(1)

Пу- к

тал \у l'-'max

К

(2)

вычислением левой его части и округлением получаемых дискретных значений в большую сторону до ближайшего целого числа.

Бит-потоковый online вычислитель степенных функций предназначен для вычисления непрерывных функций, имеющих вид

у* = х*

т * п

(3)

где х, у - входной и выходной битовые потоки данных соответственно, |5таж - заданное предельное значение абсолютной погрешности воспроизведения непрерывных функций, лежащей в диапазоне 0. 5 < |5тиж. В (1) квадратные скобки обозначают целую часть числа.

Особенностью рассматриваемых

вычислителей, входной х и выходной в информационные сигналы представляют собой два битовых (импульсных) потока, периодичность следования бит первого из которых определяется способом квантования воспроизводимой функции по аргументу, а второго - алгоритмом функционирования устройства. В случае, когда функция у * меняется монотонно, на вход устройства подают периодическую импульсную последовательность прямоугольной формы, обеспечивая равномерное квантование аргумента целочисленными значениями аргумента. При синтезе таких устройств в первую очередь минимизируют время и погрешность вычисления. В случае, когда аргумент и значение функции, представленные импульсными потоками, минимально возможное время вычисления будет обеспечено, если за время введения в бит-потоковый вычислитель х одиночных импульсов битового потока на его выходе формируется значение функции у, которое представляет собой выходной битовый поток. С точки зрения точности вычисления функции устройством оптимальным может быть режим, обеспечивающий для всех ее целочисленных значений предельное значение абсолютной погрешности вычисления, не превышающей половины единицы младшего разряда аргумента.

Процесс воспроизведения функции (1) может быть сведен к выборке определенной части бит из входного битового потока х, номера которых могут быть определены неравенством

где т, п - натуральные положительные числа. Степенная ступенчатая функция,

аппроксимирующая непрерывную (3) имеет вид

у = [in + |5,

(4)

Формирование степенной ступенчатой функции (4) на выходе вычислителя может быть осуществлено путем одновременного

формирования приращений функций хт и у" в процессе поступления на вход устройства битового потока х, непрерывном сопоставлении их текущих значений и формировании выходных битов устройства у в моменты их равенства.

При условии, что показатели дробной степени т < п, значения выборок ху степенной функции, могут быть определены на основании выражения (2)

При подстановке в (5) значения минимальной абсолютной погрешности ^тажПЦ, после некоторых преобразований получено неравенство

(2у - 1)" < 2их™ < (2у - 1)" + 1.

(6)

Исходя из (6), неравенство, реализуемое в устройстве, имеет вид

2"х™ > (2у - 1)г

(7)

С целью упрощения технической реализации устройства целесообразно сравнивать не текущие значения воспроизводимых функций левой и правой частей неравенства, а их приращения между каждыми двумя соседними узлами аппроксимации.

Математическая модель бит-потокового online вычислителя степенных функций представляет собой систему неравенств, которая получена на основе неравенства (7) и записана в разностях

где ^(у - |5таж|||- функция, обратная /(х).

Неравенство (2) представляет собой формулу общего члена ху числовой последовательности хг, х2, х3, ... выбираемых бит из входного битового потока х, которые образуют выходной битовый поток у и соответствуют узлам аппроксимации степенной функции. При этом значения ху, могут быть найдены путем последовательной подстановки у=1, 2, 3,... в неравенство (2),

2"хГ > (2У1 - 1)г

Чх2т - хП + ¿1 > (2у2 - 1)" - (2yi - 1)"

(8)

2"(х;

х™) + > (2yfc - 1)"

(2yfc-i - 1)

2

П

где Лу-1 - разность, полученная в результате сравнения приращений текущих значений функций 2пхт и (2у — 1)" между двумя соседними узлами аппроксимации воспроизводимой функции на предыдущем шаге вычислений; целочисленные значения у1 < у < ук и 1 <ук<к; х0 , А0 = 0

В системе неравенств определяются как

(8) Л

А

Ai = 2пх™

Лу_1 2(Ху Xy-i

(2yi - 1)"

y-i

(9)

)+А

У-2

(2yk-i - 1)".

- (2yfc - 1)" + (10)

у=[х з + 0.5], абсолютная

(11)

погрешность

где заданная вычисления 18тах |||.

На основании (7) неравенство, которое необходимо реализовать в устройстве имеет вид

23х% > (2у- 1)3.

(12)

Используя формулу (12), математическая модель бит-потокового вычислителя степенной функции (11) примет вид

23х2 > (2у1 — 1)3,

23(х| — х2) + А1 > (2у2 — 1)3 — (2У1 — 1)3,

13)

23(xi

y-i)

)+Ay-i>(2yk-1)3

(2yk-i - 1)3,

При поступлении на вход устройства некоторого бита ху битового потока х на его выходе будет сформирован выходной бит ук при выполнении каждого неравенства системы (8). Следовательно, первому выходному биту у1 = 1 соответствует выбранный бит с номером х1 входного битового потока х, при этом будет выполнено первое неравенство системы (8). Аналогично, второму биту у2 = 2 соответствует выбранный бит с номером х2, при котором будет выполнено второе неравенство системы и так далее.

В качестве примера рассмотрим степенную функцию

где

(2Л - 1)3, (14)

^y-i = 23 (Ху

у i

)+V 2

(2yfc-i - 1)3.

(2yfc - 1)3 + (15)

3. Архитектура бит-потокового

вычислителя степенных функций

На основе математической модели вычислителя степенных функций предложена обобщенная архитектура бит-потокового вычислителя, изображенная на Рис.1, на основе которой могут быть построены архитектуры бит-потоковых вычислителей элементарных математических функций, таких, как линейная, степенная, дробно-рациональная.

Математические модели бит-потоковых вычислителей, основанные на системе неравенств, должны содержать блоки вычисления функций левой и правой частей неравенств и блок сравнения их текущих значений.

X

Block 1

I

&1

I

I

Y

&2 DE1

* s

Block 2

Рис1. Обобщенная архитектура бит-потокового вычислителя

и

2

Ai = 23х?

1

2

2

l

l

s

В устройстве реализуется неравенство (7). В общем случае бит-потоковый вычислитель степенной функции с дробным показателем содержит первый Block 1 и второй Block 2 устройства воспроизведения функций 2"х™ и (2у — 1)" соответственно.

Основным вычислительным ядром является сумматор результата SUM_RES, который используется в качестве схемы сравнения параллельных кодов приращений решетчатой функции 2"х™ и приращениями решетчатой функции (2у — 1)"с учетом их разности Ау-1, полученной на предыдущем шаге вычислений. Формирование ступенек воспроизводительной

функции осуществляется на выходе SUM_RES, в который с Block 1 поступают прямые бинарные коды чисел, а с Block 2 - дополнительные коды чисел.

Архитектура вычислителя исследуемой степенной функций (11) приведена на Рис. 2 и представляет собой конвейерную архитектуру, содержащую полиномиальные модули, состоящие из следующих компонентов: сумматор SUM_1, суммирующий счетчик Count, регистр RG1, реализующие функцию 23Ху и сумматоры SUM_1, SUM_2, SUM_3, регистр RG2, реализующие функцию (2y — 1)3.

X

Block 1

DE1

RG1

q

&1

q

Count

k

&2

±

SUM RES

ь

SUM1

SUM2

RG2

Y

&3 DE2

&4 DE3

&5 DE4

Block 2

Рис.2 Архитектура бит-потокового вычислителя степенной функции

ь

Р

Р

В сумматоре SUM_1 осуществляется сравнение параллельных кодов приращений решетчатой функции 23Ху с приращениями решетчатой функции (2у —1)3. Приращения решетчатой функции 23Ху поступают в SUM_1 в прямом двоичном коде, а приращения решетчатой функции (2у - 1) 3- в дополнительном.

4. Аппаратная реализация бит-потокового вычислителя степенных функций.

Аппаратная реализация бит-потокового online вычислителя выполнена на примере функции (11). Результаты вычисления исследуемой функции с заданной погрешностью вычисления |5тйЖ||| и округлением результата функции при значениях входного битового потока длиной xmax=10 приведены в таблице 1.

Таблица 1

Результаты вычисления степенной функции

X Значение функции Y

x=1 2 y=[13+0.5] = [1.5]=1

x=2 2 y= [23+0.5] = [2.09]=2

x=3 2 y= [33+0.5] = [2.58]=2

x=4 2 y= [43+0.5] = [3.02]=3

x=5 2 y= [53+0.5] = [3.42]=3

x=6 2 y=[63+0.5] = [3.8]=3

x=7 2 y= [73+0.5] = [4.16]=4

x=8 2 y=[83+0.5] = [4.5]=4

x=9 2 y= [93+0.5] = [4.83]=4

x=10 2 y=[103+0.5] = [5.14]=5

Значения выборок ху из входного битового потока определяются на основе выражения (5)

3

ху = [(у — 0.5)2] + 1. (16)

При подстановке в (16) значений у = 1, 2, 3, 4, 5 получим значения выборок ху = 1, 2, 4, 7, 10 соответственно. В устройстве реализуется неравенство (12). Вычисление левой и правой частей неравенства (12) можно осуществить на основе конвейерных вычислений, которые предполагают вычисление арифметических рядов 2-го и 3-го порядков соответственно при подстановке значений х, у =1, 2, 3, ..., 10. При этом вопросы синтеза устройства решаются путем понижения порядка разностей.

Для функции 23Ху, арифметический ряд второго порядка имеет вид

8, 32, 72, 128, 200, 288, 392, 512, 648, 800. Арифметические ряды разностей первого и второго порядков имеют вид

А 8, 24, 40, 56, 72, 88, 104, 120, 136, 152

Л216, 16 , 16, 16, 16, 16, 16, 16, 16.

Для функции (2y — 1)3 арифметический ряд третьего порядка имеет вид

1, 27, 125, 343, 729, 1331, 2197, 3375, 4913, 6859.

Арифметические ряды разностей первого второго и третьего порядков соответственно имеют вид

А 26, 98, 218, 386, 602, 866, 1178, 1538, 1946

42 72, 120, 168, 216, 264, 312, 360, 408

43 48, 48, 48, 48, 48, 48, 48.

Рассмотренная методика используется при

построении конвейерной архитектуры бит-потокового вычислителя степенной функции.

Компоненты архитектуры устройства инициализируются начальными значениями полученных арифметических рядов второго и третьего порядков и их разностей соответственно: Count = 8, SUM1 = -1, SUM2 = 26, SUM3 = 72, RG1 = 16, RG2 = 48.

В таблице 2 приведен вычислительный процесс в компонентах устройства.

Таблица 2.

Вычислительный процесс в компонентах устройства _

X SUM_1 Y Count SUM_2 SUM_3

1 -1+8=7 1 8+16=24 26+72=98 72+48=120

7-26= -19

2 -19+24=5 1 24+16=40 98+120=218 120+48=168

5-98=-93

3 -93+40 = -53 40+16=56

4 -53+56=3 1 56+16=72 218+168=386 168+48=216

3-218= -215

5 -215+72= -143 72+16=88

6 -143+88= -55 88+16=104

7 -55+104= 49 1 104+16=120 386+216=602 216+48=264

49-386 = -337

8 -337+120= -217 120+16=136

9 -217+136= -81 136+16=152

10 -81 +152 = 71 1 152+16=168 602+264=866 264+48=312

71-602= -531

При подаче на вход устройства 10 бит входного битового потока х на его выходе появятся 5 бит у выходного потока, из входного битового потока будут выбраны биты ху с номерами 1, 2, 4, 7, 10 и поданы на выход устройства, что подтверждается расчетными значениями выборок ху.

При разработке аппаратной модели вычислителя было предложено реализовать арифметический блок вычислителя на основе конечного автомата модели Мура, который представлен композицией операционного и управляющего автоматов. В соответствии с математической моделью устройства разработана содержательная граф-схема алгоритма, описывающая принцип его работы (Рис. 3).

Start X a0

SUM_1 = SUM_1 - SUM_2 SUM_2 = SUM_2 + SUM_3 v SUM_3 = SUM_3 + RG2 / COUNT Y = COUNT Y + 1

a2

End

a0

Рис 3. Граф-схема алгоритма работы устройства

Управляющий автомат описывается графом переходов, который получен в результате синтеза ГСА для автомата модели Мура. Граф переходов имеет 3 состояния: a0, a1, a2 (Рис. 4).

3. По сигналу reset = 1 автомат переходит в исходное состояние a0 и находится в этом состоянии до тех пор, пока не появится сигнал impulse с выхода детектора импульса. С приходом сигнала impulse автомат переходит в состояние a1.

В состоянии а1 если значение суммы SUM1 > 0, автомат перейдет в состояние а2, если SUM1 < 0, автомат перейдет в состояние а0. Автомат находится в состоянии a2, если значение SUM1 > 0. Если значение суммы SUM1 < 0, автомат перейдет в состояние а0. Также автомат выдает сигнал для формирования выходного бита устройства y.

Рис. 4. Граф переходов управляющего автомата арифметического блока

В качестве эффективной среды моделирования и верификации проектов на платформе FPGA выбран программный пакет Active-HDL, позволяющий автоматизировать процесс ввода проекта в САПР. Аппаратная модель устройства разработана на языке VHDL с использованием автоматной модели описания.

На Рис. 5 представлена waveform, с результатами моделирования поведенческой модели бит-потокового online вычислителя степенной функции, которая показывает, что значения в регистре компонента SUM1 совпадают с расчетными данными вычислительного процесса

и появление выходных битов устройства y соответствует номерам выборок ху.

В качестве эффективной элементной базы для имплементации устройства выбрана платформа FPGA, обеспечивающая гибкость реконфигурации, высокое быстродействие, технологическую надежность. Для синтеза бит-потокового вычислителя использована платформа Xilinx SPARTAN 3E серии XC3S100E, в которой было задействовано приблизительно 6% ресурсов. Использованы 24-разрядные компоненты SUM1, SUM2 и 16-разрядные компоненты Count, SUM3.

Рис 5. Результаты моделирования поведенческой модели бит-потокового вычислителя

степенной функции

ив

BBSM

5. Выводы

1. Получена усовершенствованная математическая модель бит-потокового online вычислителя степенных функций, на основе предложенного ранее метода формирования приращений возрастающих ступенчатых функций, обеспечивающий принцип выборки определенной части битов из входного битового потока данных. Математическая модель устройства описана системой разностных неравенств, при выполнении каждого из которых на выходе устройства формируются биты выходного потока данных, соответствующие узлам аппроксимации воспроизводимой функции. При этом абсолютная погрешность воспроизведения степенной функции составляет половину единицы младшего бита аргумента.

2. На основе математической модели степенного вычислителя была получена более простая архитектура по сравнению с аналогом, что позволила упростить техническую реализацию и уменьшить аппаратурные затраты. В устройстве использован потоковый метод online вычислений с параллельно-последовательным выполнением преобразований над входным битовым потоком.

3. В качестве основного компонента сравнения использован накапливающий сумматор, сравнивающий в параллельных кодах приращения двух одновременно воспроизводимых степенных ступенчатых функций, приращения одной из которых подаются в сумматор посредством битов входного битового потока в прямом коде, а приращения другой функции - его выходными битами в дополнительном коде.

4. На основании полученной математической модели и архитектуры устройства предложена его аппаратная модель. Арифметический блок вычислителя реализован на основе конечного автомата модели Мура и представлен композицией операционного и управляющего автоматов.

5. Аппаратная реализация выполнена путем построения модели на языке описания аппаратуры в синтезируемом подмножестве VHDL и последующем синтезе инструментальными средствами САПР Xilinx. Модель устройства имплементирована в Xilinx Spartan FPGA.

Список литературы:

1. Dhafer Al-Makhles, Nitish Patel, Akshya Swain. Bitstream control system: Stability and experimental application // Intern. Conf. on Appl. Electronics. Czech Republic, Pilsen, 2013. P. 1-6.

2. Буренева О.И., Жирнова О. А. Бит-потоковое

East European Scientific Journal #1(65), 2021 45 устройство извлечения квадратного корня. // Известия ЛЭТИ, 2019, №2, С. 26 - 32. [Bureneva O.I., Zhirnova O.A. Bit-potokovoye ustroystvo izvlecheniya kvadratnogo kornya. Izvestiya LETI. №2, 2019, pp. 26 - 32. (in Russ)]

3. Peng Li, David J. Lilja, Weikang Qian, Marc D. Riedel, Kia Bazargan. Logical Computation on Stochastic Bit Streams with Linear Finite-State Machines. // IEEE Transactions on Computers, Vol. 63, No 6, 2014.

4. A.I. Gulin, N.M. Safyannikov, O.I. Bureneva, A.Yu. Kaydanovich. Assurance of Fault-Tolerance in Bit-Stream Computing Converters // Proceedings of 16th IEEE East-West Design & Test Symposium (EWDTS'2018). Kazan, Russia, September 14 - 17, 2018. - pp. 418 - 421.

5. A. S. Shkil, L. V. Larchenko, B. D. Larchenko. Bit-Stream Power Function Online Computer // Proceedings of 18 IEEE East-West Design & Test Symposium (EWDTS'2020). Varna, Bulgaria. September 4 - 7, 2020 - pp.423-428.

6. Сафьянников Н.М., Буренева О.И. Следящий потоковый вычислительный преобразователь для интеллектуальных измерительных систем // Международная конференция по мягким вычислениям. 2019. Т.1. С 263-266. [Safyannikov N.M., Bureneva O.I. Sledyashchiy potokovyy vychislitel'nyy preobrazovatel' dlya intellektual'nykh izmeritel'nykh system. Mezhdunarodnaya konferentsiya po myagkim vychisleniyam, 2019, T.1, pp. 263-266.

7. Стахiв М.Ю. Автореф. дисертацп. Цифровi функцюнальш перетворювачi розгортуючого типу з покращеними характеристиками // Видавництво Нацюнального ушверситету «Львiвська полггехшка». 2013. 21 С. [M.YU. Stakhiv Avtoref. dysertatsiyi. Tsyfrovi funktsional'ni peretvoryuvachi rozhortuyuchoho typu z pokrashchenymy kharakterystykamy. Vydavnytstvo Natsional'noho universytetu «L'vivs'ka politekhnika», 2013. 21 p. (iv Ukr) ]

8. Авторское свидетельство СССР №1575176, М. кл. G 06 F 7/552, 1990. [USSR author's certificate No. 1575176, M. class. G 06 F 7/552, 1990.]

9. Ларченко Л.В., Кулак Е.М., Ларченко Б.Д. Функцюнальне перетворення iмпульсних потошв в апаратних обчислювачах математичних функцш // Радюелектрошка та шформатика. 2019. №3. С.27-34. [L.V. Larchenko, E.M. Kulak, B.D. Larchenko. Functional conversion of pulse streams in hardware mathematical functions computer, Radioelectronics and Informatics, №3, 2019, pp. 27-34. (iv Ukr)]