CC BY
16ИНФОРМАЦИОННО-КОММУНИКАЦИОННЫЕ
ТЕХНОЛОГИИ INFORMATION-COMMUNICATION TECHNOLOGIES
Научная статья
УДК 004.3-027.31
doi:10.24151/1561-5405-2022-27-5-664-675
Аппаратная реализация бит-потоковых устройств
О. И. Буренева, А. Д. Милакин, С. Э. Миронов
Санкт-Петербургский государственный электротехнический университет «ЛЭТИ» им. В. И. Ульянова (Ленина), г. Санкт-Петербург, Россия
oibureneva@etu.ru
Аннотация. Актуальность разработки бит-потоковых устройств обусловлена тенденцией переноса первичных преобразований измерительной информации максимально близко к датчикам. Сигналы датчиков часто представлены в квазицифровой (бит-потоковой) форме, допускающей реализацию функциональных преобразований в цифровой элементной базе с применением операций инкремент / декремент. В работе представлены результаты проектирования бит-потоковых устройств. На примере множи-тельно-делительного преобразователя рассмотрены особенности построения устройств со структурной реализацией функций, при которой передаточная функция формируется путем обработки битовых потоков методами малых приращений. Приведено математическое обоснование получения передаточной функции в состоянии динамического равновесия. Показан процесс достижения устройством динамического равновесия, полученный методом моделирования и иллюстрирующий работу компенсационных механизмов в устройстве. В качестве результата представлен вариант реализации устройства на ПЛИС с оценкой его временных характеристик и аппаратных затрат, проведено его сравнение с традиционным множительно-делительным преобразователем, подтверждающее эффективность предложенного решения. Рассмотрен вариант проектирования заказных матричных бит-потоковых устройств. Для них разработаны основные элементы: прямой, реверсивный и комбинированный счетчики, изменяющие свое содержимое на целую степень двойки. Модули библиотеки построены с использованием оригинальных средств плотноупакованного иерархического сжатия топологии. Все модули представляют собой 4-разрядные секции счетчиков на основе различных вариантов реализации быстродействующих манчестерских цепей переноса. Это обеспечивает линейную зависимость времени задержки и площади на кристалле от разрядности схем. На текущем уровне разработки бит-потоковые устройства могут быть использованы в системах частотного контроля плавно изменяющихся параметров.
© О. И. Буренева, А. Д. Милакин, С. Э. Миронов, 2022
Ключевые слова: бит-потоковое устройство, множительно-делительное преобразование, ПЛИС, иерархическое сжатие топологии
Финансирование работы: работа выполнена в рамках государственного задания Минобрнауки России №075-01024-21-02 от 29.09.2021 (проект FSEE-2021-0014).
Для цитирования: Буренева О. И., Милакин А. Д., Миронов С. Э. Аппаратная реализация бит-потоковых устройств // Изв. вузов. Электроника. 2022. Т. 27. № 5. С. 664-675. https://doi.org/10.24151/1561-5405-2022-27-5-664-675
Original article
Hardware implementation of bitstream devices
О. I. Bureneva, A. D. Milakin, S. E. Mironov
Saint Petersburg Electrotechnical University LETI, St. Petersburg, Russia
oibureneva@etu.ru
Abstract. The development of bitstream devices is important due to the tendency of moving the primary measuring converters as close as possible to the sensors. The output signals of sensors are often represented in quasi-digital (bitstreaming) form, it allows implementing functional transformations on the digital element base using increment/decrement operations. In this work, the results of the research in the field of designing bitstream devices are presented. By the example of designing a multiplier-divider the peculiarities of design of the devices with structural function implementation when the transfer function is formed by processing of bit streams using small increment methods are considered. A mathematical study of the transfer function in the state of dynamic equilibrium has been performed. The peculiarities of the process of reaching the state of dynamic equilibrium and the work of compensation mechanisms in the device by simulation are shown. As a result, a variant of device implementation on FPLD is presented. Time characteristics and hardware costs are estimated for this device. Comparison of the designed converter with a traditional multiplier-divider converter was carried out. The effectiveness of the proposed solution is shown. The design of custom matrix bitstream devices and developed basic elements for them is also considered. These elements are direct, reversible and combined counters that change their contents by a whole degree of two. The library modules were built using the original means of tightly packed hierarchical topology compression. All modules are 4-digit counter sections based on different implementations of fast Manchester transfer circuits. This allowed obtaining a linear dependence of the delay and on-chip area on the circuit digitization. At the current level of development bitstream devices can be used in systems of frequency control of smoothly changing parameters.
Keywords: bitstream device, multiplier-divider, bitstream conversion, FPLD, hierarchical layout compaction
Funding: the work has been supported by Ministry of Science and Higher Education of the Russian Federation. State task No. 075-01024-21-02 dated 29.09.2021 (project FSEE-2021-0014).
For citation: Bureneva О. I., Milakin A. D., Mironov S. E. Hardware implementation of bitstream devices. Proc. Univ. Electronics, 2022, vol. 27, no. 5, pp. 664-675. https://doi.org/10.24151/1561-5405-2022-27-5-664-675
Введение. В настоящее время активно разрабатываются бит-потоковые устройства (БПУ), что обусловлено тенденцией переноса первичных преобразований измерительной информации максимально близко к точкам ее получения [1, 2]. При этом большое количество датчиков представляют собой выходной сигнал в частотной или широтно-импульсно-модулированной (ШИМ) форме за счет либо непосредственного преобразования измеряемой величины в поток импульсов единичной амплитуды [3], либо специализированных преобразователей аналогового сигнала в частотную форму [4]. Такие квазицифровые сигналы занимают промежуточное положение между цифровыми и аналоговыми и допускают обработку с использованием аналоговых принципов на цифровой элементной базе [5]. Цифровые БПУ осуществляют вычислительную обработку битовых потоков без изменения формы представления информации. Ввиду обработки единичных битов БПУ могут выполнять преобразования в базисе простых операций, обеспечивая при этом высокую отказоустойчивость [6].
В отличие от работ [5-7], посвященных математическим принципам реализации вычислительного процесса и структурной организации БПУ, в настоящей работе представлены результаты проектирования БПУ, изложены аспекты их аппаратной реализации.
Архитектурные особенности бит-потоковых устройств. Общая структура БПУ рассмотрена в работе [7]. Устройство обрабатывает импульсные потоки F и потоки ШИМ-сигналов 0 единичной амплитуды. Для задания масштабных коэффициентов и констант в аппроксимирующих выражениях могут использоваться двоичные коды N.
Рассмотрим процессы, протекающие в БПУ, на примере реализации множительно-делительного преобразования:
N =
(1)
где N и N0^ - входной и выходной двоичные коды соответственно; 01 и 02 - ШИМ-сигналы.
Схема множительно-делительного устройства приведена на рис. 1.
Рис. 1. Функциональная схема бит-потокового устройства Fig. 1. Functional circuit of the bitstream device
Делители частоты D/f на основе кодов N и Nout формируют потоки единичных импульсов F1 и F2, средние значения которых за период работы устройства описываются выражениями
j_Nf y_Noutf i 2„ , 2 2„ ,
где f - опорная частота; n - разрядность устройства.
Элементы & обеспечивают умножение ШИМ-сигналов 01 и 02 на потоки F1 и F2 соответственно, формируя положительный F+ и отрицательный F_ потоки устройства со следующими средними значениями:
T = F@ = Nf^L — = F@ Noutf02 .
^ 11 _ 22
Импульсы битовых потоков F+ и F_ поступают на суммирующий и вычитающий входы реверсивного счетчика CT. Используя операции инкремент / декремент, счетчик выполняет вычитание битовых потоков F+ и F-, интегрирование полученной разности и выдает результат в виде двоичного кода NCT. Устройство замкнуто обратной связью, которая реализует компенсационный механизм и обеспечивает достижение состояния динамического равновесия. Это состояние характеризуется одинаковой интенсивностью потоков F+ и F_, т. е. в течение периода количество импульсов в этих потоках одинаково:
Nf 01 _ Noutf02 (2)
2 „ 2 „ .
Из равенства (2) можно получить функцию устройства. Значение накопленной разности фиксируется регистром RG в момент окончания периода работы устройства и представляет собой код Nout - результат выполнения операции в соответствии с формулой (1). Выход делителя D/f, установленного в цепи обратной связи, можно рассматривать как дополнительный выход устройства, представляющий собой результат множи-
тельно-делительной операции в бит-потоковой форме FMt = F2.
Для оценки работоспособности БПУ подготовлено описание его элементов на языках VHDL и VerilogHDL, разработан TestBench и проведена симуляция проекта с использованием системы моделирования ModelSim Altera. На рис. 2 показана временная диаграмма работы устройства, на которой можно наблюдать процесс достижения состояния динамического равновесия.
Рис. 2. Результат моделирования бит-потокового устройства Fig. 2. Simulation result of a bitstream device
БПУ принимает на вход следующие сигналы: сигнал опорной частоты clk, входной двоичный код Nin, ШИМ-сигналы Tetal и Teta2. Результат работы представлен кодом Nout. Разрядность устройства n задается как параметр, и для представленной модели n = 10. Дополнительно на диаграмме выведены сигналы F_plus_PWM и F_minus_PWM, положительный F+ и отрицательный F_ битовые потоки устройства, а также код, формирующийся в реверсивном счетчике R_cnt. На первом периоде работы устройства сигнал в отрицательной обратной связи не формируется, что обусловлено начальным нулевым значением выходного кода, импульсы присутствуют только в положительной цепи устройства. На втором - возникают импульсы и в отрицательной цепи, эти импульсы компенсируют входное воздействие. На третьем периоде количество импульсов, пришедших на суммирующий и вычитающий входы реверсивного счетчика, одинаковое. Состояние реверсивного счетчика постоянно изменяется, но к концу периода фиксируется значение, соответствующее результату выполняемой операции. В приведенном примере соотношение 01/02 = 1/10. В конце первого периода работы устройства сформирован код Nout, составляющий 0,975 от реального результата преобразования, в конце второго - достигнут результат преобразования.
Реализация бит-потокового устройства на базе ПЛИС. Рассматриваемое БПУ спроектировано в цифровом элементном базисе, не требует применения специализированных умножителей, поэтому может быть имплементировано в ПЛИС как CPLD, так и FPGA. Дополнительно в HDL-описание БПУ введен библиотечный модуль PLL (Phase Locked Loop), изменяющий фазу опорной частоты для исключения одновременного поступления сигналов «инкремент» и «декремент» на вход реверсивного счетчика. Компиляция HDL-проекта, выполненная в САПР Quartus Prime 18.0 Lite Edition, подтвердила синтезируемость программного описания. RTL-схема БПУ приведена на рис. 3. Проведена симуляция проекта с использованием системы моделирования ModelSimAltera с учетом временных задержек, полученных по результатам компиляции проекта в САПР Quartus. Аппаратные затраты микросхемы 10CL006YE144C6G семейства Cyclone 10 LP, требуемые для реализации проекта, приведены в таблице.
Рис. 3. RTL-схема бит-потокового устройства Fig. 3. RTL diagram of a bitstream device
Оценка аппаратных затрат на бит-потоковую реализацию Hardware cost estimation for bitstream devices implementation
Параметр Разрядность, бит
8 10 12 14 16
Логические ячейки 56 70 77 93 105
Регистры 48 60 72 84 96
Логические ячейки в нормальном режиме 27 33 35 41 45
Логические элементы в нормальном режиме 19 25 31 37 43
Для оценки временных характеристик устройства использовали временной анализатор Time Quest Timing Analyzer. Определено значение максимально допустимой опорной частоты clk: Fmax = 250,0 МГц. Период работы устройства при 10 разрядах составляет 4,096 мкс.
Сравнение бит-потоковой реализации функции (1) и традиционной, основанной на преобразовании битовых потоков в двоичные коды с последующим выполнением преобразований на встроенных арифметических блоках, приведено в работе [7]. В обоих случаях выявлена практически линейная зависимость аппаратных затрат от разрядности устройства. При этом аппаратные затраты на реализацию традиционного матричного вычислительного устройства по логическим ячейкам значительно превышают затраты на БПУ. Очевидно, что традиционная конвейерная реализация множительно-делительной операции приведет к еще большему увеличению аппаратных затрат в части регистров. Также при традиционной реализации вычислений потребуются дополнительные аппаратные ресурсы для преобразований импульсных потоков, получаемых от сенсоров, в двоичные коды, что еще увеличит разницу в аппаратных затратах в пользу бит-потоковых реализаций.
Таким образом, выполнение множительно-делительной операции в бит-потоковой форме является более экономичным по сравнению с традиционными матричными реализациями с точки зрения аппаратных затрат.
Основным недостатком бит-потоковых преобразований является наличие переходного процесса - достижение режима динамического равновесия, что обусловлено срабатыванием компенсационных механизмов, реализуемых отрицательной обратной связью. Однако при достижении равновесия БПУ переходит в режим отслеживания и удерживает результат и при возникновении кратковременных помех будет стремиться скомпенсировать их [6]. БПУ работает циклически, и период его работы определяется разрядностью n и опорной частотой f, значение которой, как правило, максимально приближено к предельной частоте работы ПЛИС, что достигается за счет коротких комбинационных цепочек в схеме. При больших разрядностях (для n > 16) период может иметь значения, достигающие нескольких десятков микросекунд, что делает невозможным применение БПУ для обработки быстроизменяющихся сигналов. Если преобразуемый сигнал изменяется медленно, что может наблюдаться, например, при измерении температуры или скорости вращения, то использование бит-потоковых преобразователей будет эффективно. Рассмотренная реализация на ПЛИС представляет собой законченное устройство, готовое для внедрения в системы мониторинга.
Топологическая реализация бит-потоковых устройств. Архитектура БПУ, проверенная в ходе модельных экспериментов, а также ее аппаратное прототипирование на ПЛИС позволяют перейти к проектированию заказных специализированных матричных БПУ.
БПУ характеризуются однородностью структуры. Это обусловлено тем, что их основными элементами являются счетчики. Инкрементирующие счетчики лежат в основе делителей частоты [8], реверсивные счетчики используются как устройства сравнения битовых потоков и как интеграторы их разности. Таким образом, при больших тиражах реализация БПУ в виде заказных устройств эффективна.
Существует множество схемотехнических реализаций счетчиков. В данном случае основным предъявляемым к счетчикам требованием является высокое быстродействие, поэтому за основу при разработке библиотеки различающихся по быстродействию и аппаратным затратам схемных решений взяты принципы построения манчестерских цепей переноса на двухтранзисторных проходных ключах. Это обеспечило не только высокое быстродействие при приемлемых аппаратных затратах, но и линейную зависимость времени задержки и площади на кристалле от разрядности схем.
Библиотека счетчиков строится на основе манчестерских цепей с разным способом ускорения переноса. В состав библиотеки входят три типа счетчиков: прямой, реверсивный и комбинированный, изменяющие в каждом такте свое содержимое на целую степень двойки (соответственно на «+2и», «-2к», «±2и», где к принадлежит множеству натуральных чисел). Все модули библиотеки строятся по общим принципам организации топологии, что гарантирует при сборке топологии вычислителя из разных счетчиков отсутствие в ней пустот. Все модули представляют собой 4-разрядные секции счетчиков. Разрядность секций связана с оптимальным по задержке вариантом реализации манчестерских цепей переноса.
В качестве примера, иллюстрирующего принципы топологической организации БПУ, на рис. 4 приведен топологический чертеж 4-разрядной секции множительно-делительного устройства. Для построения вычислителя с нужной разрядностью осуществляется матрицирование 4-разрядной секции по вертикали с соответствующим коэффициентом матрицирования. Реализуемая вычислителем функция определяется числом и типом счетчиков, объединяемых по горизонтали.
Рис. 4. Пример топологии множительно-делительного бит-потокового устройства (4-разрядная секция) Fig. 4. Example of bitstream multiplier-divider layout (4-bit section)
Помимо реализуемой функции, быстродействия и аппаратных затрат возможен выбор проектных норм, адаптация к которым разрабатываемой схемы выполняется оригинальной системой иерархического сжатия [9-11]. Она обеспечивает высокую плотность упаковки благодаря эффективным алгоритмам индивидуального согласования ячеек по габаритам и положению выводов при сборке иерархического устройства.
Рассмотренный способ обработки потоковой информации не требует большой площади на кристалле, в то время как традиционное использование в вычислительной технике конвейерных матричных вычислителей характеризуется чрезвычайно высокими аппаратными затратами. Однако по сравнению с БПУ конвейерные матричные вычислители могут обрабатывать не только плавно, но и скачкообразно изменяющиеся данные. Поскольку в течение продолжительного времени альтернативы этим высокопроизводительным схемам не было, с основным их недостатком боролись путем их структурно-топологического преобразования. На рис. 5 представлены результаты таких преобразований, осуществленных в соответствии с методикой оптимизации регулярных иерархических фрагментов БИС, изложенной в работе [12]. Для конвейерных матричных вычислителей с поразрядной конвейеризацией (матричного умножителя фирмы AT&T Bell Laboratories [13-15] и матричного делителя) площадь схем на кристалле удалось уменьшить примерно на 35 %.
Если схемы переноса в сумматорах и счетчиках строить с использованием одинаковых схемных решений, то размер всего бит-потокового делителя будет сравним с размером одной строки конвейерного делителя. На рис. 6 приведены топологии конвейерного матричного и бит-потокового множительно-делительных устройств. Следует отметить, что соотношение временных параметров конвейерных матричных вычислителей и БПУ будет зависеть от характера распространения сигналов в конвейерных устройствах, определяемого алгоритмом вычисления.
Из схем на рис. 5 следует, что в конвейерном матричном умножителе тактовая частота определяется суммой времен задержек конвейерного триггера и одноразрядного сумматора. В конвейерном матричном делителе, где действия в текущей строке зависят от знака остатка в предыдущей строке, тактовая частота определяется суммой времен задержек конвейерного триггера, мультиплексора и в основном многоразрядного сумматора. Принимая во внимание, что в БПУ период определяется задержками конвейерного триггера и многоразрядного счетчика, можно утверждать, что если тактовые частоты конвейерного матричного вычислителя и БПУ деления приблизительно равны, то конвейерный матричный умножитель работает с большей частотой.
Таким образом:
- у БПУ тактовая частота сравнима с тактовой частотой традиционных конвейерных матричных вычислителей, которые строятся на основе алгоритмов с последовательным распространением переноса в строке матрицы, и существенно уступает тактовой частоте конвейерных вычислителей, в которых сигналы переносов передаются из строки в строку;
- у сложных вычислителей на основе нескольких поочередно срабатывающих конвейерных матричных устройств тактовая частота определяется минимальной из частот этих устройств.
Отметим, что при построении сложных вычислительных устройств путем объединения конвейерных матричных вычислителей в цепь из последовательно срабатывающих модулей тактовая частота будет определяться как минимальная из их частот.
Рис. 5. Структурно-топологические схемы матричных умножителя (а) и делителя (б)
с поразрядной конвейеризацией Fig. 5. Structural-layout diagrams of matrix multiplier (a) and divider (b) with bitwise pipelining
Рис. 6. Топологии множительно -делительных устройств (8 х 8 х 8): конвейерного (а)
и бит-потокового (б)
Fig. 6. Layout of the multiplier-divider (8 х 8 х 8): pipeline (a) and bitstream devices (b)
Заключение. Представленная архитектура БПУ имеет следующие преимущества: позволяет реализовывать вычислительные преобразования в базисе операций инкремент / декремент, обеспечивая при этом минимизацию аппаратных затрат; осуществляет вычисления при плавном отслеживании входного сигнала, подавляя кратковременные помехи и нейтрализуя сбои за счет отрицательной обратной связи; основана на использовании простых цифровых элементов и легко имплементируется в ПЛИС; за счет регулярной структуры позволяет получать эффективные легко масштабируемые топологические решения при реализации в виде заказных интегральных схем. Усложнение реализуемой функции незначительно повышает сложность как функциональной, так и топологической реализации конечного БПУ.
Недостатком БПУ является наличие переходного процесса до достижения режима динамического равновесия, а также периодичность работы, линейно зависящая от разрядности. При этом длительность переходного процесса может быть минимизирована различными корректирующими функциями, вносимыми в цепь обратной связи, что является предметом дальнейших исследований. При достижении режима динамического равновесия устройства отслеживают и обрабатывают биты потока с высокой тактовой частотой, определяемой задержкой срабатывания счетчиков.
На текущем уровне разработки БПУ могут быть использованы для вычислительных преобразований в системах частотного контроля плавно изменяющихся параметров.
Литература
1. Zhou F., Chai Y.Near-sensor and in-sensor computing // Nature Electronics. 2020. Vol. 3 (11). P. 664-671. https://doi.org/10.1038/s41928-020-00501-9
2. Najafi M. H., Faraji S. R., Bazargan K., Lilja D. Energy-efficient pulse-based convolution for near-sensor processing // 2020 IEEE International Symposium on Circuits and Systems (ISCAS). Seville: IEEE, 2020. P. 1-5. https://doi.org/10.1109/ISCAS45731.2020.9181248
3. Kirianaki N., Yurish S., Shpak N., Deynega V. Data acquisition and signal processing for smart sensors. Chichester: John Wiley & Sons, 2002. 320 p. https://doi.org/10.1002/0470846100
4. ArbetD., Kovac M., Stopjakova V., Potocny M. Voltage-to-frequency converter for ultra-low-voltage applications // 2019 42nd International Convention on Information and Communication Technology, Electronics and Microelectronics (MIPRO). Opatija: IEEE, 2019. P. 53-58. https://doi.org/10.23919/MIPR0.2019.8756910
5. ZrilicD. G. Functional processing of delta-sigma bit-stream. Cham: Springer, 2020. XV, 113 p. doi: https://doi.org/10.1007/978-3-030-47648-9
6. Gulin A. I., Safyannikov N. M., Bureneva O. I., Kaydanovich A. Y. Assurance of fault-tolerance in bitstream computing converters // 2018 IEEE East-West Design & Test Symposium (EWDTS). Kazan: IEEE, 2018. P. 1-4. https://doi.org/10.1109/EWDTS.2018.8524812
7. Буренева О. И., Милакин А. Д., Миронов С. Э. Архитектура и структурно-топологические особенности бит-потоковых устройств // Проблемы разработки перспективных микро- и нано-электронных систем (МЭС). 2021. № 3. С. 122-129. https://doi.org/10.31114/2078-7707-2021-3-122-129
8. Пат. 2752485 РФ. Делитель частоты с переменным коэффициентом деления / О. И. Буренева, Н. М. Сафьянников; заявл. 03.12.2020; опубл. 28.07.2021, Бюл. № 22. 17 с.
9. Миронов С. Э., Васильев А. Ю., Сафьянников Н. М. Средства автоматизации иерархического проектирования сложных микроэлектронных схем при неопределенности проектных норм // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2018. № 3. С. 60-67. https://doi.org/10.31114/2078-7707-2018-3-60-67
10. Миронов С. Э., Андреев Л. Е., Зибарев К. М. Технология комплексной параметризации топологических проектов регулярных макроблоков СБИС // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2020. № 3. С. 35-40. doi: https://doi.org/10.31114/2078-7707-2020-3-35-40
11. Mironov S. E., Zibarev K. M. Management of layout matching of objects of complex microelectronic systems with uncertainty of design rules // 2019 III International Conference on Control in Technical Systems (CTS). St. Petersburg: IEEE, 2019. P. 69-73. https://doi.org/10.1109/CTS48763.2019.8973275
12. Миронов С. Э., Сафьянников Н. М., Фролкин А. К. Методика структурно-топологической оптимизации регулярных макроблоков СБИС // Изв. СПбГЭТУ «ЛЭТИ». 2015. № 1. С. 17-23.
13. Patent 4887233 US. Pipeline arithmetic adder and multiplier / G. L. Gash, M. Hatamian, A. Ligtenberg; assignees: American Telephone and Telegraph Company, AT&T Bell Laboratories; filed: 31.03.1986; publ.: 12.12.1989.
14. Hatamian M., Gash G. L. A 70-MHz 8-bit/spl times/8-bit parallel pipelined multiplier in 2.5-/spl mu/m CMOS // IEEE Journal of Solid-State Circuits. 1986. Vol. 21. No. 4. P. 505-513. https://doi.org/10.1109/ JSSC.1986.1052564
15. Hatamian M., Gash G. L. Parallel bit-level pipelined VLSI designs for high-speed signal processing // Proceedings of the IEEE. 1987. Vol. 75. No. 9. P. 1192-1202. https://doi.org/10.1109/PR0C.1987.13872
Статья поступила в редакцию 23.03.2022 г.; одобрена после рецензирования 05.05.2022 г.;
принята к публикации 25.08.2022 г.
Информация об авторах
Буренева Ольга Игоревна - кандидат технических наук, доцент кафедры вычислительной техники Санкт-Петербургского электротехнического университета «ЛЭТИ» им. В. И. Ульянова (Ленина) (Россия, 197376, г. Санкт-Петербург, ул. Профессора Попова, 5), oibureneva@etu.ru
Миронов Сергей Эльмарович - кандидат технических наук, доцент кафедры вычислительной техники Санкт-Петербургского электротехнического университета «ЛЭТИ» им. В. И. Ульянова (Ленина) (Россия, 197376, г. Санкт-Петербург, ул. Профессора Попова, 5), semironov@etu.ru
Милакин Александр Дмитриевич - магистрант кафедры вычислительной техники Санкт-Петербургского электротехнического университета «ЛЭТИ» им. В. И. Ульянова (Ленина) (Россия, 197376, г. Санкт-Петербург, ул. Профессора Попова, 5), milakins.s98@gmail.com
References
1. Zhou F., Chai Y. Near-sensor and in-sensor computing. Nature Electronics, 2020, vol. 3 (11), pp. 664-671. https://doi.org/10.1038/s41928-020-00501-9
2. Najafi M. H., Faraji S. R., Bazargan K., Lilja D. Energy-efficient pulse-based convolution for near-sensor processing. 2020 IEEE International Symposium on Circuits and Systems (ISCAS). Seville, IEEE, 2020, pp. 1-5. https://doi.org/10.1109/ISCAS45731.2020.9181248
3. Kirianaki N., Yurish S., Shpak N., Deynega V. Data acquisition and signal processing for smart sensors. Chichester, John Wiley & Sons, 2002. 320 p. https://doi.org/10.1002/0470846100
4. Arbet D., Kovac M., Stopjakova V., Potocny M. Voltage-to-frequency converter for ultra-low-voltage applications. 2019 42nd International Convention on Information and Communication Technology, Electronics and Microelectronics (MIPRO). Opatija, IEEE, 2019, pp. 53-58. https://doi.org/10.23919/MIPRO.2019.8756910
5. Zrilic D. G. Functional processing of delta-sigma bit-stream. Cham, Springer, 2020. xv, 113 p. doi: https://doi.org/10.1007/978-3-030-47648-9
6. Gulin A. I., Safyannikov N. M., Bureneva O. I., Kaydanovich A. Y. Assurance of fault-tolerance in bitstream computing converters. 2018 IEEE East-West Design & Test Symposium (EWDTS). Kazan, IEEE, 2018, pp. 1-4. https://doi.org/10.1109/EWDTS.2018.8524812
7. Bureneva O. I., Milakin A. D., Mironov S. E. Architecture and structural-topological features of bitstream devices. Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem (MES) = Problems of Advanced Micro- and Nanoelectronic Systems Development (MES), 2021, no. 3, pp. 122-129. (In Russian). https://doi.org/10.31114/2078-7707-2021-3-122-129
8. Bureneva O. I., Safyannikov N. M. Frequency divider with variable division coefficient. Patent 2752485 RF, publ. 28.07.2021, Bul. no. 22. 17 p. (In Russian).
9. Mironov S. E., Vasiliyev A. Yu., Safyannikov N. M. Means of automating the hierarchical design of complex microelectronic circuits with uncertainty of design rules. Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem (MES) = Problems of Advanced Micro- and Nanoelectronic Systems Development (MES), 2018, no. 3, pp. 60-67. (In Russian). https://doi.org/10.31114/2078-7707-2018-3-60-67
10. Mironov S. E., Andreev L. E., Zibarev K. M. Complex parameterization technology for topological projects of regular VLSI macroblocks. Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem (MES) = Problems of Advanced Micro- and Nanoelectronic Systems Development (MES), 2020, no. 3, pp. 35-40. (In Russian). https://doi.org/10.31114/2078-7707-2020-3-35-40
11. Mironov S. E., Zibarev K. M. Management of layout matching of objects of complex microelectronic systems with uncertainty of design rules. 2019 III International Conference on Control in Technical Systems (CTS). St. Petersburg, IEEE, 2019, pp. 69-73. https://doi.org/10.1109/CTS48763.2019.8973275
12. Mironov S. E., Safyannikov N. M., Frolkin A. K. Methodic of structural and topological optimization regular VLSI macro-blocks. Izv. SPbGETU "LETI", 2015, no. 1, pp. 17-23. (In Russian).
13. Gash G. L., Hatamian M., Ligtenberg A. Pipeline arithmetic adder and multiplier. Patent 4887233 United States, filed 31.03.1986, publ. 12.12.1989.
14. Hatamian M., Gash G. L. A 70-MHz 8-bit/spl times/8-bit parallel pipelined multiplier in 2.5-/spl mu/m CMOS. IEEE Journal of Solid-State Circuits, 1986, vol. 21, no. 4, pp. 505-513. https://doi.org/10.1109/ JSSC.1986.1052564
15. Hatamian M., Gash G. L. Parallel bit-level pipelined VLSI designs for high-speed signal processing. Proceedings of the IEEE, 1987, vol. 75, no. 9, pp. 1192-1202. https://doi.org/10.1109/PROC. 1987.13872
The article was submitted 23.03.2022; approved after reviewing 05.05.2022;
accepted for publication 25.08.2022.
Information about the authors
Olga I. Bureneva - Cand. Sci. (Eng.), Assoc. Prof. of the Computer Science and Engineering Department, Saint Petersburg Electrotechnical University (Russia, 197376, Saint Petersburg, Professor Popov st., 5), oibureneva@etu.ru
Sergey E. Mironov - Cand. Sci. (Eng.), Assoc. Prof. of the Computer Science and Engineering Department, Saint Petersburg Electrotechnical University (Russia, 197376, Saint Petersburg, Professor Popov st., 5), semironov@etu.ru
Alexander D. Milakin - Master's degree student of the Computer Science and Engineering Department, Saint Petersburg Electrotechnical University (Russia, 197376, Saint Petersburg, Professor Popov st., 5), milakins.s98@gmail.com
