АНАЛИЗ ЯЧЕЙКИ ПАМЯТИ SRAM, КАК SR ТРИГГЕРА И АВТОМАТА МУРА Текст научной статьи по специальности «Математика»

2014

ВЕСТНИК ПЕРМСКОГО УНИВЕРСИТЕТА

Математика. Механика. Информатика

Вып. 3(26)

ИНФОРМАТИКА ИНФОРМАЦИОННЫЕ СИСТЕМЫ

УДК 519.1(075.8)+510.6(075:8)

Анализ ячейки памяти SRAM, как SR триггера и автомата Мура

С. Ф. Тюрин

Пермский национальный исследовательский политехнический университет Россия, 614990, Пермь, Комсомольский пр., 29 tyurinsergfeo@yandex.ru; 8-952-32-02-510

Анализируется шеститранзисторная ячейка памяти SRAM как SR триггер и автомат Мура. Рассматривается описание SRAM на базе инверторов с учётом монтажного И. Выполняется моделирование функционирования шеститранзисторной ячейки памяти SRAM в системе схемотехнического моделирования NI Multisim 10 фирмы National Instruments Electronics Workbench Group.

Ключевые слова: шеститранзисторная ячейка памяти SRAM; SR триггер; инвертор; автомат Мура; монтажное И.

Введение

В настоящее время в цифровой аппаратуре широко используется статическая оперативная память SRAM [1- 4] (рис. 1).

Рис. 1. Ячейка статической оперативной памяти SRAM

Однако детальное описание таких ячеек, как SR триггера и автомата Мура, в рассмотренных источниках отсутствует. Целесо-

© Тюрин С. Ф., 2014

образно изучить и выяснить особенности построения SRAM, выполнить её моделирование с учебно-методической целью, а также с целью дальнейшего совершенствования.

1. Триггер типа SR с инверсными входами

Основой статической памяти SRAM (рис. 1) является элементарный автомат памяти, хранящий всего один бит информации - триггер (flip-flop or latch). Условное графическое обозначение SR триггера (S - set, R - reset) с инверсными входами показано на рис. 2.

о s

Т

) R

Рис. 2. Условное графическое обозначение SR триггера с инверсными входами

Анализ ячейки памяти SRAM...

Таблица переходов соответствующего автомата Мура в виде карты Карно изображена на рис. 3.

Рис. 3. Таблица переходов соответствующего SR триггеру с инверсными входами автомата Мура

Полученное после минимизации по карте Карно (рис. 3) характеристическое уравнение SR триггера с инверсными входами имеет вид

0(1 +1) = § V о(;)Я (1)

где 0(:+1) - последующее состояние, 0(1;) -текущее.

То есть триггер устанавливается в состояние логической единицы в случае §=0 или когда он уже находится в состоянии логической единицы при Я=1. Выражение (1) в базисе 2И-НЕ может быть представлено так:

Q(t +1) = S v Q(t)R = SQ(t)R

(2)

2. Моделирование триггера типа SR с инверсными входами

Выполним моделирование триггера типа SR с инверсными входами в системе схемотехнического моделирования NI Multi-sim 10 фирмы National Instruments Electronics Workbench Group [3]. Комбинационная схема, реализующая логическую функцию (2), представлена на рис. 4.

Рис. 4. Комбинационная схема реализации функции (2)

А откуда взять 0(1)? Да это не что иное, как "слегка задержанный" сигнал 0(1+1), поэтому получаем классическую электронную схему с замкнутой обратной связью, схему с памятью (рис. 5).

Рис. 5. SR триггер с инверсными входами в базисе 2И-НЕ

Для реализации схемы (рис. 5) необходимо 8 КМОП транзисторов - по 4 в каждом элементе 2И-НЕ. Поэтому для сокращения числа транзисторов в больших интегральных микросхемах памяти была разработана схема всего на двух инверторах с использованием монтажного И (рис. 1).

3. Элемент И-НЕ на основе инвертора с монтажным И по входу

Рассмотрим инвертор с монтажным (проводным) И (Wired AND) по входу (рис. 6).

Рис. 6. Инвертор с монтажным И по входу

На рис. 6 используются входные сигналы, указанные на рис. 1 ("линия записи"), WL, бит В и дополнительный сигнал N. Передающие транзисторы Т1,Т2 по сигналу WL=1(горит светодиод) передают значения В, N на вход инвертора, собранного на транзисторах Т3,Т4. Из рис. 6 видно, что при В=^0

С. Ф. Тюрин

на выходе Q инвертора формируется логическая единица (горит светодиод). При равенстве 1 одного из сигналов В, N (рис. 7) на выходе Q инвертора всё равно формируется логическая единица.

WL [0]

В [1]

N [2]

1 —^

т

Q т

т J3

Рис. 7. При В=1, N =0 на выходе Q инвертора всё равно формируется логическая единица

И только в случае В=1, N =1 на выходе Q инвертора формируется ноль (рис. 8).

WL [0]

В [1]

N [2]

т

ПТ2

-TÏT-

Рис. 8. В случае В=1, N =1 на выходе Q инвертора формируется ноль

Таким образом, реализуется схема монтажного И, позволяющая использовать инвертор вместо элемента 2И-НЕ.

Позвольте! - воскликнет пытливый читатель, но в 2И-НЕ - 4 транзистора, и здесь тоже 4. За что боролись?! Да, это так, но передающие транзисторы Т1,Т2 будут использованы и для второго инвертора, в результате получим 2+2+2 =6 вместо 4+4 =8.

4. SR триггер с инверсными входами на основе двух инверторов с монтажным И по входам

Используя обозначения рис. 1, изменим характеристическое уравнение (3)

Получаем схему SR триггера на основе двух инверторов с монтажным И по входам (рис. 9).

Рис. 9. SR триггер на основе двух инверторов с монтажным И по входам

Теперь выполним моделирование ячейки оперативной статической памяти SRAM, которая и представляет собой SR триггер на основе двух инверторов с монтажным И по входам.

5. Шеститранзисторная ячейка оперативной памяти SRAM

Шеститранзисторная ячейка оперативной статической памяти SRAM представлена на рис. 10.

Рис. 10. Шеститранзисторная ячейка оперативной статической памяти SRAM. Запись 1

На рис. 10 представлено моделирование записи 1: B=1, BN=0, BN-отрицание В. Хранение 1 моделируется на рис. 11.

Q(t +1) = BN v Q(t)B = BNQ(t)B. (3)

Анализ ячейки памяти SRAM.

Рис. 11. Хранение 1 При этом на рис. 11 данные изменены: В=0, BN=1, но, поскольку сигнал WL неактивен, хранится предыдущее значение данных.

На рис. 12 представлено моделирование записи 0: В=0, В^1.

Рис. 12. Запись 0

Хранение 0 изображено на рис. 13.

Рис. 13. Хранение 0

Заключение

Таким образом, анализ ячейки оперативной памяти SRAM позволяет получить её характеристическое уравнение, которое совпадает с характеристическим уравнением SR триггера с инверсными входами S,R, реализующего конечный автомат Мура. Причём, в отличие от реализации SR триггера на логических элементах 2И-НЕ, реализация на двух инверторах использует логическую операцию "монтажное И", позволяющую уменьшить количество транзисторов в ячейке до шести.

Выполненное в системе NI Multisim 10 фирмы National Instruments Electronics Workbench Group схемотехническое моделирование шеститранзисторной ячейки SRAM подтверждает правильность полученного характеристического уравнения автомата Мура.

Список литературы

1. Цыбин С.. Программируемая коммутация ПЛИС: взгляд изнутри. [Электронный ресурс]. URL: http://www.kit-e.ru/artic-les/plis/2010_11_56.php (дата обращения: 2.11.13).

2. Donald C. Mayer, Ronald C. Lacoe. Designing IntegratedCircuits to Withstand Space Radiation. Vol.4, № 2, Crosslink. [Электронный ресурс]. URL: http://www.aero.org/ publications/crosslink/summer2003/06.html (дата обращения: 20.10.2013).

3. Тюрин С.Ф., Морозов А.Н. Отказоустойчивая ячейка памяти с использованием функционально-полных толерантных элементов // Вестник Пермского университета. Сер. Математика. Механика. Информатика. 2012. № 4. С. 68-75.

4. Тюрин С.Ф. Логические элементы с избыточным базисом // Вестник Пермского университета. Сер. Математика. Механика. Информатика. 2013. № 3 (22). С. 91-105.

5. Тюрин С. Ф., Плотникова А.Ю. Концепция "зеленой" логики // Вестник Пермского национального исследовательского политехнического университета. Электротехника, информационные технологии, системы управления. 2013. № 8. С.61-73.

6. NI Multisim. [Электронный ресурс]. URL: http:// sine.ni.com/np/app/main/p/docid/nav-98/lang/ru/ (дата обращения: 27.09.2013).

Analysis of the SRAM cell as SR flip-flop and Moore finite-state machine

S. F. Tyurin

Perm National Research Polytechnic University, Russia, 614990, Perm, Komsomolsky av., 29 tyurinsergfeo@yandex.ru; +7 952-320-02-510

In the article is described the analysis of the SRAM cell as SR flip-flop and Moore finite-state machine. A six-transistor CMOS SRAM cell is modeling by NI Multisim (National Instruments Electronics Workbench Group).

C. O. TwpuH

Key words: SRAM cell; SR flip-flop; Moore finite-state machine; Wired AND; NI Multisim.