CC BY
36ЭЛЕМЕНТЫ ИНТЕГРАЛЬНОЙ ЭЛЕКТРОНИКИ INTEGRATED ELECTRONICS ELEMENTS
УДК 621.382.3:537.226 DOI: 10.24151/1561-5405-2020-25-6-517-524
Анализ механизмов деградации подзатворных диэлектриков на основе 8Ю2 в МОП-транзисторах
12 2 Д.А. Елисеева ' , С.О. Сафонов
1 Национальный исследовательский университет «МИЭТ»,
г. Москва, Россия
2
ООО «НМ-Тех», г. Москва, Россия xoma2525@mail.ru
Разработанные на сегодняшний день математические модели, описывающие механизм деградации подзатворного диэлектрика, позволяют определить значение времени наработки до отказа устройства в зависимости от его внутренних свойств и условий эксплуатации. Данные модели существенно снижают временные и материальные затраты на проведение тестирования и обработку больших массивов экспериментальных данных. В работе проведено исследование подзатворных диэлектриков на основе SiO2 в п- и ^-канальных МОП-транзисторах. Выявлено, что при воздействии электрическим полем на подзатворный диэлектрик толщиной 5,3 нм деградация наиболее вероятно происходит согласно термохимической модели (Е-модели), а толщиной 7 нм - согласно модели анодной инжекции дырок (1/Е-модели). Рассчитаны коэффициенты и проведен анализ математических моделей, позволяющих определить срок службы подза-творных диэлектриков на основе SiO2 толщиной 7 нм в п- и ^-канальных МОП-транзисторах и толщиной 5,3 нм в ^канальных МОП-транзисторах, при разных значениях их площади, рабочего напряжения и температуры. Данное исследование может служить методом контроля и определения качества подзатворных диэлектриков изготавливаемых МОП-транзисторов.
Ключевые слова: МОП-транзистор; подзатворный диэлектрик; надежность; вре-мязависимый отказ
Для цитирования: Елисеева Д.А., Сафонов С.О. Анализ механизмов деградации подзатворных диэлектриков на основе SiO2 в МОП-транзисторах // Изв. вузов. Электроника. 2020. Т. 25. № 6. С. 517-524. Б01: 10.24151/1561-5405-2020-25-6517-524
© Д.А. Елисеева, С.О. Сафонов, 2020
Analysis of Degradation Mechanisms of Gate Dielectrics Based on SiO2 in MOS Transistors
17 7
D.A. Eliseeva ' , S.O. Safonov
1National Research University of Electronic Technology, Moscow, Russia
2OOO «NM-Tekh», Moscow, Russia xoma2525@mail.ru
Abstract. Nowadays, the developed mathematical models, describing the degradation mechanism of the gate dielectric, permit to determine the value of the operating time to failure of a device depending on its internal properties and operating conditions. These models significantly reduce the time and material required for performing testing and processing of large amounts of experimental data. In the paper the gate dielectric gates based on SiO2 in n-and ^-channel MOS transistors have been studied. It has been found that under the impact of the electric field the degradation of the gate dielectric with 5.3 nm thickness most likely occurs according to the thermochemical model (E-model) and in case with 7 nm thickness dielectric- in accordance with the anode hole injection model (1/E-model). The coefficients have been calculated and the analysis of the mathematical models, permitting to determine the service life gate dielectrics based on SiO2 with 7 nm thickness in n- and ^-channel MOS transistors for different values, of their area, operating voltage and temperature, has been performed. This study can serve as a method for monitoring and determining the quality of the gate dielectrics of manufactured MOS transistors.
Keywords. MOS transistor; gate dielectric; reliability; time dependent dielectric breakdown
For citation. Eliseeva D.A., Safonov S.O. Analysis of degradation mechanisms of gate dielectrics based on SiO2 in MOS transistors. Univ. Electronics, 2020, vol. 25, no. 6, pp. 517-524. DOI. 10.24151/1561-5405-2020-25-6-517-524
Введение. Следствием масштабирования размеров МОП-транзисторов является уменьшение толщины подзатворного диэлектрика, из-за чего его надежность стала одним из основных ограничивающих факторов при проектировании схем. Создание точной универсальной модели, позволяющей описать механизм пробоя подзатворных диэлектриков МОП-транзисторов и спрогнозировать срок службы устройства, - актуальная задача. Под действием электрического поля в объеме оксида и на границе раздела оксид/кремний непрерывно генерируются структурные дефекты. Как следствие, свойства оксида ухудшаются до тех пор, пока не наступает диэлектрический пробой.
Молекулярная природа дефектов, которые вызывают окончательный пробой оксида, точно не известна, но их влияние на его электрические свойства могут быть описаны несколькими математическими моделями: термохимической [1-4], анодной инжек-ции дырок [1, 5, 6] и высвобождения водорода [1, 5-9]. Им соответствуют экспоненциальная, обратная экспоненциальная и степенная зависимости времени наработки до отказа от электрического поля в оксиде, что подтверждается многочисленными экспериментами, проводимыми в последние десятилетия. Кроме того, известно, что
пробой диэлектрика - термически активируемый процесс. Когда на транзистор воздействуют только высокой температурой, обычно деградация оксида происходит согласно модели Аррениуса, дающей прогноз, что скорость процесса деградации увеличивается экспоненциально с ростом температуры [10-13].
Расчет срока службы подзатворного диэлектрика. В зависимости от того, какой математической моделью описывается деградация подзатворного диэлектрика при воздействии электрическим полем, и с учетом независимого влияния таких факторов, как температура и площадь структуры, срок службы E0L подзатворного диэлектрика МОП-транзистора можно рассчитать по следующим формулам: - в случае экспоненциальной модели (Е-модели)
где В - коэффициент, зависящий от технологии изготовления транзистора; А - площадь подзатворного диэлектрика; Ь - коэффициент, равный обратному значению параметра формы распределения Вейбулла; Yv - коэффициент, характеризующий электрическую прочность диэлектрика; V-,, - напряжение, прикладываемое к затвору; Еа - энергия активации процесса деградации; к - постоянная Больцмана; Т - температура;
- в случае обратной экспоненциальной модели (1/Е-модели)
где С - коэффициент, характеризующий полевую зависимость туннельного тока Фау-лера - Нордхейма и вероятность туннелирования дырок; - в случае степенной модели
где n - коэффициент, характеризующий скорость деградации при воздействии напряжения.
Общепринятые международные стандарты [14, 15] дают рекомендации по использованию моделей деградации в зависимости от толщины диэлектрика и типа проводимости транзистора. Однако данные стандарты не гарантируют точности расчета, поскольку в зависимости от технологии формирования подзатворного диэлектрика возможно преобладание тех или иных механизмов деградации.
Эксперимент. Исследование направлено на определение моделей деградации подзатворного диэлектрика на основе SiO2 для n- и ^-канальных МОП-транзисторов, изготовленных по технологии 250 нм, и поиск их коэффициентов. Рабочий номинал напряжений транзисторов составляет 2,5 и 3,3 В, толщина подзатворных оксидов равна 5,3 и 7 нм соответственно. Эксперименты выполнены с использованием полуавтоматической зондовой станции Summit 12000 и анализатора полупроводниковых приборов Agilent B1500. Проведены испытания на времязависимый отказ (TDDB), что подразумевает воздействие на образец постоянной повышенной температурой и напряжением. Полученные экспериментальные данные обработаны в соответствии с распределением Вей-булла.
(1)
(2)
(3)
Деградация подзатворного диэлектрика толщиной 7 нм происходит, вероятнее всего, в соответствии с 1/Е-моделью (2) независимо от типа проводимости транзистора. На рис.1,а,б показаны зависимости времени наработки до отказа ^ от величины, обратной напряжению на затворе МОП-транзистора, при котором происходит пробой диэлектрика ИУЫ. Согласно 1/Е-модели основным механизмом деградации является возбуждение туннельными электронами поверхностных плазмонов на границе раздела с анодом, которые затем распадаются с образованием электронно-дырочных пар. Часть сгенерированных горячих дырок инжектируется в диэлектрик, что приводит к образованию ловушек, при достижении критического числа которых происходит пробой [1, 5].
tbd- с 10000 1000 100 ю
1/£-модель
С = 307,9 R2 = 0,992
0,106
0,110
0,114 l/Vbd, 1/В
tbd, с
10000
1000
100
10
а
Е- модель
yv= 5,246 R2 = 0,9978
6,3 6,4 6,5 6,6
6,7
1/£-модель
tbd' с 10000 1000 100 10 1
С = 351,6 R2 = 0,9988
0,096
0,100
0,104 l/Vbd, 1/В
Vhd- В
Рис.1. Зависимости времени наработки до отказа от напряжения на затворе n-канального (а) и p-канального (б) МОП-транзисторов с толщиной подзатворного диэлектрика 7 нм и площадью оксида 1000 мкм2 и n-канального МОП-транзистора с толщиной подзатворного диэлектрика 5,3 нм и площадью оксида 100 мкм2 (в)
при температуре 120 °С Fig.1. Time to failure on gate voltage dependence models for 7-nm gate oxide in n-channel (a) and p-channel (b) MOSFETs stressed at 120 °С and dielectric area of 1000 цт2 and for 5.3-nm gate oxide in w-channel MOSFETs stressed at 120 °С and dielectric area of 100 цт2 (с)
Для описания деградации подзатворного диэлектрика толщиной 5,3 нм наиболее подходит Е-модель (1) (рис.1,б). В этом случае основным механизмом деградации является разрыв связей Si—в молекулярных дефектах 03=Б1—Б1=03 при воздействии электрическим полем с последующей усиленной генерацией дефектов. При достижении критического числа нарушенных связей Si—Si происходит пробой диэлектрика [1-3].
Выбор математической модели основан на наибольшем значении коэффициента аппроксимации экспериментальных данных. Для расчета процента отказов использовано приближение Бернанда. Согласно стандарту [16] для построения аппроксимирующих прямых в каждом из проведенных экспериментов необходимо использовать не менее трех различных значений напряжения на затворе, превышающих рабочий номинал. С целью повышения достоверности полученных коэффициентов в случае диэлектрика толщиной 7 нм принято решение увеличить количество точек значений напряжений.
Увеличение выборки для каждого условия испытаний и уточнение полученных коэффициентов математических моделей деградации - цель последующих исследований.
Предварительно проведен дополнительный эксперимент - тестирование рассматриваемых транзисторов на времязависимый отказ при идентичных стрессовых условиях и площади оксида. Полученные в ходе испытаний распределения Вейбулла плотности накопленного предпробойного заряда отличаются, в частности, наклоном распределения в случае диэлектриков толщиной 5,3 и 7 нм. Это свидетельствует о разных преобладающих механизмах деградации.
Для получения математических моделей, позволяющих рассчитать срок службы МОП-транзисторов с исследуемыми диэлектриками, и определения коэффициентов этих моделей проведены ускоренные испытания при следующих стрессовых условиях: разном напряжении при одинаковых значениях температуры и площади оксида (см. рис.1), разной температуре нагрева при одинаковых значениях напряжения и площади оксида (рис.2,а), разной площади оксида при одинаковых значениях напряжения и температуры (рис.2,6).
Рис.2. Зависимости времени наработки до отказа от температуры (а) и от площади оксида (б): •, ♦ - соответственно подзатворный диэлектрик толщиной 7 нм w-канального и ^-канального МОП-транзисторов; ▲ - подзатворный диэлектрик толщиной 5,3 нм w-канального
МОП-транзистора
Fig.2. Temperature (a) and area (b) dependences of time to failure for: • - 7-nm gate oxide w-channel MOSFET; ♦ - 7-nm gate oxide ^-channel MOSFET; ▲ - 5.3-nm gate oxide w-channel MOSFET
Путем анализа экспериментальных данных найдены коэффициенты математических моделей, согласно которым при разных значениях площади, рабочего напряжения и температуры можно рассчитать срок службы подзатворных диэлектриков МОП-транзисторов. Значения коэффициентов моделей прогноза надежности подзатворных диэлектриков толщиной 5,3 и 7 нм на основе SiO2 в w- и ^-канальных МОП-транзисторах представлены в таблице.
Значения коэффициентов моделей прогноза надежности исследуемых подзатворных диэлектриков Values of the coefficients of reliability prediction models
Толщина диэлектрика, нм Тип проводимости транзистора B, с b Yv, 1/В Ea, эВ C, B
5,3 n-канальный 2,282-10" 0,413 5,246 0,5436 —
7 n-канальный 9,776-10-17 0,463 - 0,3472 307,9
^-канальный 1,569-1018 0,419 - 0,4204 351,6
Общепринятое значение требуемого срока службы интегральной схемы составляет ядка 10 ч [1, 17]. При темпе вого устройства 10 мм2 сро диэлектрика 5,3 нм составляет:
порядка 10 ч [1, 17]. При температуре 125 °С, напряжении на затворе 2,75 В и площади готового устройства 10 мм2 срок службы МОП-транзистора с толщиной подзатворного
Е015,3 нм,« „ !,2 . 105 > 105 ч.
При температуре 125 °С, напряжении на затворе 3,63 В и площади готового устройства 10 мм2 согласно полученным моделям срок службы МОП-транзистора с толщиной подзатворного диэлектрика 7 нм составляет:
ЕОЬ1 нм," « 9-1017>>105 ч,
EOL1 нмр ~ 5-1022>>105
ч.
Из полученных результатов следует, что выбор модели оказывает значительное влияние на прогноз срока службы устройства наряду с фактором роста надежности с увеличением толщины подзатворного диэлектрика.
Заключение. В ходе проведенных экспериментов определено, что деградация подзатворного диэлектрика на основе SiO2 толщиной 5,3 нм при воздействии электрическим полем протекает согласно экспоненциальной модели, толщиной 7 нм - в соответствии с обратной экспоненциальной моделью. Полученные коэффициенты математических моделей позволяют рассчитать срок службы подзатворных диэлектриков толщиной 5,3 нм в случае n-канального МОП-транзистора и толщиной 7 нм в случае n- и p-канального МОП-транзисторов при разных значениях их площади, рабочего напряжения и температуры. Рассчитанные значения срока службы подзатворных диэлектриков на основе SiO2 превышают требуемое значение, равное 105 ч.
Литература
1. Reliability wearout mechanisms in advanced CMOS technologies / A. Strong, E. Wu, R. Vollertsen et al. // IEEE Press Series on Microelectronic Systems. 2009. P. 209-330.
2. White M., Bernstein J. Microelectronics reliability: physics-of-failure based modeling and lifetime evaluation // NEPP Program Office of Safety and Mission Assurance. 2008. 210 p.
3. Wu B. Time dependent breakdown of gate oxide and prediction of oxide gate lifetime. San Francisco State University, 2012. 42 p.
4. McPherson J., Kim J., Shanware A., Mogul H.C. Thermochemical description of dielectric breakdown in high dielectric constant materials // Applied Physics Letters. 2003. Vol. 82. No. 13. P. 2121-2123.
5. Borja J.P., Plawsky J.L., Lu T. Dielectric breakdown in gigascale electronics // SpringerBriefs in Materials. 2016. P. 11-19.
6. Interplay of voltage and temperature acceleration of oxide breakdown for ultra-thin gate oxides / E. Wu, J. Sune, W.L. Lai et al. // Solid-State Electronics. 2002. Vol. 46. P. 1787-1798.
7. Wu E. Comprehensive physics-based breakdown model for reliability assessment of oxides with thickness ranging from 1 nm up to 12 nm // 47th Annual International Reliability Physics Symposium (Montreal, 2009). 2009. P. 708-717.
8. Wu E., Sune J. Towards a viable TDDB reliability assessment methodology: from breakdown physics to circuit failure // IEEE Proceedings of 16th IPFA (China, 2009). 2009. P. 1-8.
9. Choudhury M., Chandra V., Mohanram K. Analytical model for TDDB-based performance degradation in combinational logic // Department of Electrical and Computer Engineering. Rice University. 2010. P. 1-6.
10. Temperature-accelerated dielectric breakdown in ultrathin gate oxides / C.Y. Chen, C.Y. Chang, C.H. Chien et al. // Applied Physics Letters. 1999. Vol. 74. No. 24. P. 3708-3710.
11. Interplay of voltage and temperature acceleration of oxide breakdown for ultra-thin gate oxides / E. Wu, J. Sune, W.L. Lai et al. // Solid-State Electronics. 2002. Vol. 46. P. 1787-1798.
12. Wu E., Sune J., LaRow C., Dufresne R. Temperature dependence of TDDB voltage acceleration in high-K/SiO2 bilayers and SiO2 gate dielectrics // IEEE International Electron Devices Meeting. 2012. P. 28.5.1-28.5.4.
13. Rosenbaum E., King J.C., Hu C. Accelerated testing of SiO2 reliability // IEEE Trans. Electron Devices. 1996. Vol. 43(1). P. 70-80.
14. JEDEC Standard JEP122H. Failure mechanisms and models for semiconductor devices. September 2016. 114 p.
15. JEDEC Standard JESD92. Procedure for characterizing time-dependent dielectric breakdown of ultra-thin gate dielectrics. August 2003. 32 p.
16. JEDEC Standard JEP001-2A. Foundry process qualification guidelines - front end transistor level. September 2018. 36 p.
17. Строгонов А.В. Оценка долговечности БИС по результатам ускоренных испытаний // Технологии в электронной промышленности. 2007. №3. С. 90-96.
Поступила в редакцию 04.05.2020 г.; после доработки 31.08.2020 г.; принята к публикации 22.09.2020 г.
Елисеева Дарья Андреевна - студентка Национального исследовательского университета «МИЭТ» (Россия, 124498, г. Москва, г. Зеленоград, пл. Шокина, 1), инженер-технолог лаборатории надежности процессов и приборов ООО «НМ-Тех» (Россия, 124527, г. Москва, г. Зеленоград, Солнечная аллея, 6), xoma2525@mail.ru
Сафонов Сергей Олегович - кандидат технических наук, начальник лаборатории надежности процессов и приборов ООО «НМ-Тех» (Россия, 124527, г. Москва, г. Зеленоград, Солнечная аллея, 6), safonov.sergey1987@gmail.com
References
1. Strong A., Wu E., Vollertsen R. et al. Reliability wearout mechanisms in advanced CMOS technologies. IEEE Press Series on Microelectronic Systems, 2009, pp. 209-330.
2. White M., Bernstein J. Microelectronics reliability: physics-of-failure based modeling and lifetime evaluation. NEPP Program Office of Safety and Mission Assurance, 2008, 210 p.
3. Wu B. Time dependent breakdown of gate oxide and prediction of oxide gate lifetime. San Francisco State University, 2012, 42 p.
4. McPherson J., Kim J., Shanware A., Mogul H.C. Thermochemical description of dielectric breakdown in high dielectric constant materials. Applied Physics Letters, 2003, vol. 82, no. 13, pp. 2121-2123.
5. Boija J. P., Plawsky J. L., Lu T. Dielectric breakdown in gigascale electronics. SpringerBriefs in Materials, 2016, pp. 11-19.
6. Wu E., Sune J., Lai W. L. et al. Interplay of voltage and temperature acceleration of oxide breakdown for ultra-thin gate oxides. Solid-State Electronic, 2002, vol. 46, pp. 1787-1798.
7. Wu E. Comprehensive physics-based breakdown model for reliability assessment of oxides with thickness ranging from 1 nm up to 12 nm. 47th Annual International Reliability Physics Symposium, Montreal, 2009, pp. 708-717.
8. Wu E., Sune J. Towards a viable TDDB reliability assessment methodology: from breakdown physics to circuit failure. IEEE Proceedings of16th IPFA, China, 2009, pp. 1-8.
9. Choudhury M., Chandra V., Mohanram K. Analytical model for TDDB-based performance degradation in combinational logic. Department of Electrical and Computer Engineering, Rice University, 2010, pp. 1-6.
10. Chen C.Y., Chang C.Y., Chien C.H. et al. Temperature-accelerated dielectric breakdown in ultrathin gate oxides. Applied Physics Letters, 1999, vol. 74, no. 24, pp. 3708-3710.
11. Wu E., Sune J., Lai W.L. et al. Interplay of voltage and temperature acceleration of oxide breakdown for ultra-thin gate oxides. Solid-State Electronics, 2002, vol. 46, pp. 1787-1798.
12. Wu E., Sune J., LaRow C., Dufresne R. Temperature dependence of TDDB voltage acceleration in high-к/ SiO2 bilayers and SiO2 gate dielectrics. IEEE International Electron Devices Meeting, 2012, pp. 28.5.1-28.5.4.
13. Rosenbaum E., King J.C., Hu C. Accelerated testing of SiO2 reliability. IEEE Trans. Electron Devices, 1996, vol. 43(1), pp. 70-80.
14. JEDEC Standard JEP122H. Failure mechanisms and models for semiconductor devices. 2016. September. 114 p.
15. JEDEC Standard JESD92. Procedure for characterizing time-dependent dielectric breakdown of ultra-thin gate dielectrics. 2003. August. 32 p.
16. JEDEC Standard JEP001-2A. Foundry process qualification guidelines - front end transistor level. 2018. September. 36 p.
17. Strogonov A.V. LSI longevity assessment based on accelerated test results. Tekhnologii v ehlektronnoj promyshlennosti = Technologies in Electronic Industry, 2007, no. 3, pp. 90-96. (in Russian).
Received 04.05.2020; Revised 31.08.2020; Accepted 22.09.2020.
Information about the authors:
Daria A. Eliseeva - Student of the National Research University of Electronic Technology (Russia, 124498, Moscow, Zelenograd, Shokin sq., 1), Process Engineer of the Laboratory of Processes and Instruments Reliability, OOO «NM-Tekh» (Russia, 124527, Moscow, Zelenograd, Solnechnaya alleya, 6), xoma2525@mail.ru
Sergey O. Safonov - Cand. Sci. (Eng.), Head of the Laboratory of Processes and Instruments Reliability, OOO «NM-Tekh» (Russia, 124527, Moscow, Zelenograd, Solnechnaya alleya, 6), safonov.sergey1987@gmail.com
Вниманию читателей журнала «Известия высших учебных заведений. Электроника»
Подписку на печатную версию журнала можно оформить:
• по каталогу «Газеты, журналы» АО Агентство «Роспечать» в любом почтовом отделении. Подписной индекс 47570
• по прямой подписке в АО Агентство «Роспечать»: www.press.rosp.ru
• по объединенному каталогу «Пресса России» ООО «Агентство «Книга-Сервис» в любом почтовом отделении. Подписной индекс 38934
• через редакцию - с любого номера и до конца года
Подписку на электронную версию журнала можно оформить на сайтах:
• Научной электронной библиотеки: www.elibrary.ru
• ООО «Агентство «Книга-Сервис»: www.rucont.ru;www.akc.ru;
www.pressa-rf.ru
• ООО «УП Урал-Пресс»: www.delpress.ru
• ООО «ИВИС»: www.ivis.ru
