CC BY
23
-►
Радиотехника, антенны, СВЧ-устройства
УДК 621.396
Р.И. Романов, А.С. Короткое
повышение помехоустойчивости статическом запоминающей ячейки с пониженной потребляемой мощностью
Оперативное запоминающее устройство (ОЗУ) является одним из основных компонентов цифровых устройств и предназначено для хранения и последующего быстрого воспроизведения данных в произвольном порядке. В самом общем виде ОЗУ состоит из накопителя, хранящего информацию, и схем обслуживания, обеспечивающих функционирование накопителя и обмен информацией с периферией. Накопитель состоит из однотипных структур, называемых запоминающими ячейками (ЗЯ) и хранящих минимальную отдельную единицу информации. В мобильных системах ОЗУ должно обеспечивать требуемое время доступа при заданной емкости и потребляемой мощности.
Наибольшим быстродействием обладают статические ОЗУ, запоминающие ячейки которых построены на основе триггера [1]. При использовании МОП-технологии с проектной нормой 180 нм при стандартном напряжении питания 1,8 В данные ЗЯ имеют следующие типовые параметры [2, 3]: в зависимости от соотношения размеров транзисторов, запас статической помехоустойчивости (Static Noise Margin, SNM) изменяется от 200 до 400 мВ; порог переключения в режиме записи (Write Margin, WRM) - от 0,5 до 1 В; разрядный ток ячейки (Icell) - от 70 до 100 мкА. При переходе к субмикронным проектным нормам увеличивается технологический разброс параметров МОП-транзисторов, что приводит к уменьшению SNM и увеличению вероятности битовых ошибок в накопителе. В данной статье приводятся результаты исследования ЗЯ с произвольным доступом с двумя адресными входами, обладающей повышенным значением SNM и низкой потребляемой мощностью, схемное решение которой предложено и защищено в [4].
Обобщенная структура и параметры запоминающей ячейки
Элементы, входящие в состав любой ЗЯ с произвольным доступом, можно подразделить на два типа: обеспечивающие хранение информации (в случае статической ЗЯ - это триггер) и обеспечивающие доступ к информации со стороны периферийных устройств (в рассматриваемом случае - это ключи выборки и схема управления). Запоминающие ячейки входят в состав накопителя, который включает в себя также адресные шины (АШ), обеспечивающие управление требуемыми группами ЗЯ, разрядные шины (РШ), обеспечивающие передачу информации, и шины питания. Соответственно, ключи выборки служат для передачи сигналов между триггером и РШ при операциях записи и чтения, а схема управления служит для изменения состояния ключей в зависимости от сигналов, поступивших с АШ.
Помехоустойчивость накопителя определяется величиной защитного интервала между логическими уровнями информационных сигналов и зависит от следующих параметров ЗЯ: SNM, WRM и /е11. Обобщая формулировки, приведенные в [1, 7, 12], определим перечисленные параметры следующим образом.
1. SNM - это половина разности потенциалов, подаваемых на входы триггера в противоположных фазах, при которой триггер изменяет свое состояние на противоположное. Если параметр равен нулю, триггер неустойчив. При расчете схемы SNM должен быть максимизирован в режимах чтения и хранения и не превосходить нуль в режиме записи. Необходимость обеспечения ненулевого запаса устойчивости в режимах чтения и хранения диктуется технологическим разбросом и температурными изменениями пороговых
напряжений и токов насыщения транзисторов, а также наличием перекрестных помех. Как правило, SNM выбирают таким, чтобы в наихудших условиях он превосходил уровень перекрестных помех.
2. WRM - это напряжение в узле подключения ЗЯ к РШ, при котором триггер меняет свое состояние. Чем меньше это напряжение отличается от напряжения предварительной установки РШ, тем выше быстродействие и меньше потребляемая мощность в режиме записи, что обусловлено наличием распределенных емкости и сопротивления РШ. Существует, однако, ограничение снизу на рассмотренное отличие, определяемое температурной и технологической нестабильностью схемы, а также перекрестными помехами. Как правило, разницу между WRM и напряжением предварительной установки выбирают порядка 0,4-0,7 от разницы высокого и низкого логических уровней.
3. Разрядный ток ячейки - это ток, втекающий в ЗЯ с РШ в режиме чтения. Данный параметр определяет скорость разряда РШ, от которой зависит амплитуда полезного сигнала на РШ при фиксированном времени операции чтения. Минимально допустимое значение амплитуды определяется уровнем перекрестных помех и технологическим разбросом параметров элементов усилителя считывания.
Способы уменьшения потребляемой мощности
Потребляемая мощность устройств, выполненных по МОП-технологии, в статическом режиме много меньше, чем в динамическом (в активном). Например, приведенные в [5] результаты для статического ОЗУ емкостью 32 Кб, выполненного по МОП-технологии с разрешением 90 нм, показывают, что статическая потребляемая мощность накопителя составляет 1,44 мкВт, а динамическая - 12 мВт при тактовой частоте 100 МГц. Поэтому в данной статье рассматриваются способы уменьшения потребляемой мощности для активного режима работы ОЗУ.
Как показывает моделирование, основная часть потребляемой накопителем мощности приходится на заряд распределенной емкости шин, величина которой зависит от типа технологии. Так, для рассматриваемой далее МОП-технологии с проектной нормой 180 нм емкость составляет
доли пФ [6]. Предлагается выделить три подхода к снижению потребляемой мощности.
1. Уменьшение значения распределенной емкости, достигаемое оптимизацией топологии ЗЯ. Минимальные значения паразитных емкостей определяются технологическими параметрами.
2. Уменьшение амплитуды сигнала на распределенной емкости, достигаемое уменьшением зарядного тока или длительности процесса заряда шин. Данный подход требует использования ЗЯ с меньшей разницей между порогом переключения и предварительным уровнем заряда шин как по информационным, так и по адресным входам, а также более чувствительного усилителя считывания. Минимальная амплитуда полезного сигнала на шинах определяется уровнем перекрестных помех, технологическим разбросом и температурными изменениями параметров транзисторов.
3. Уменьшение числа заряжаемых емкостей, достигаемое отключением неиспользуемых для передачи информации шин. При этом осуществляется деление накопителя на субмассивы [7] или применяется двухкоординатная выборка [8].
В первом случае в накопителе ОЗУ используется несколько субмассивов с индивидуальными схемами обслуживания, причем обмен информацией может вестись одновременно только с одним субмассивом, остальные находятся в режиме хранения. Таким образом, большая часть неиспользуемых при обмене информацией элементов ОЗУ потребляют мощность, обусловленную исключительно токами утечки. При этом не обеспечивается уменьшение числа шин, не использующихся для обмена информацией, но участвующих в процессе перезаряда внутри отдельно взятого накопителя.
Поэтому наряду с делением на субмассивы, целесообразно использовать способ двухкоорди-натной выборки, заключающийся в управлении выборкой ЗЯ как по строкам, так и по столбцам. Если в обычном накопителе по сигналу АШ изменяется потенциал во всех парах РШ, то использование дополнительных шин столбцов (ШС) позволяет изменять потенциал только в парах РШ, передающих информацию на шину данных (ШД). Если предположить, что при чтении на перезаряд всех шин тратится одинаковая мощность Р то без использования двухкоординатной выборки потребляемая накопителем мощность будет равна р = (п +1)Р , где п1 - число пар РШ, а единице соответствует потребление мощности
4
Радиотехника, антенны, СВЧ-устройства
АШ. При двухкоординатной выборке потребляемая мощность равна Р2 = (п2 +1)Р , где п2 - число разрядов ШД, а коэффициенту 2 соответствует потребление мощности дополнительными ШС и дифференциальной АШ. Таким образом, энергетический выигрыш в режиме чтения составит:
Р п +1
П = — = —1-
Р2 2 (п +1)
(1)
Способы увеличения помехоустойчивости триггера
Триггер ЗЯ в общем случае представляет нелинейный источник напряжения, управляемый напряжением (ИНУН) с ненулевым выходным импедансом, нагруженный на ключ выборки. Как правило, ИНУН - это пара последовательно соединенных инверторов. При симметричном триггере один из открытых ключей выборки вносится в состав источника. Узел, к которому присоединены ключ и выход ИНУН, является управляющим для ИНУН. Таким образом, цепь положительной обратной связи (ПОС) представляет делитель напряжения, образованный выходными нелинейными импедансами ИНУН и ключа выборки.
В связи с наличием у передаточной характеристики ИНУН двух областей насыщения, в которых коэффициент петлевого усиления Ку системы меньше единицы, имеются два устойчивых логических состояния триггера. Также для потенциала управляющего узла можно выделить области, в которых триггер либо устойчив (Ку < 1), либо меняет свое состояние на противоположное (Ку > 1). Следовательно, в режиме чтения потенциал управляющего узла должен находиться гарантированно в области устойчивости, а в режиме записи - в области неустойчивости.
В шеститранзисторном (6Т) триггере [7], представляющем основу для построения большинства современных статических ЗЯ, смена состояния производится аддитивным воздействием на цепь ПОС путем изменения потенциала входного узла, к которому через импеданс ключа выборки подключен управляющий узел. В режиме чтения потенциал одной из РШ изменяется за счет протекания тока через ключ выборки и один из инверторов. В то же время, в управляющем узле, соответствующем выходу инвертора с низким уровнем, происходит увеличение потенциала, что может привести к попаданию в область неустойчивости.
Таким образом, для увеличения SNM следует увеличивать отношение ширины п-канальных транзисторов инверторов (драйверов) к ширине транзисторов ключей выборки, получившее название «коэффициент ячейки» (СЯ) [7], поскольку отношение падений напряжения на данных транзисторах обратно пропорционально отношению их ширин. Для увеличения WRM следует уменьшать отношение ширины нагрузочного ^-канального транзистора к ширине транзистора ключа выборки, получившее название «коэффициент нагрузки» (РЯ).
Следовательно, п-канальные транзисторы инверторов выбираются шире ^-канальных в СЯ/ РЯ раз, при этом, чем больше технологический разброс параметров транзисторов, тем больший запас по величинам СЯ и 1/РЯ необходим для надежного функционирования триггера. Как правило, ^-канальный транзистор инверторов выбирают минимальных размеров. Несмотря на это, для получения требуемых значений SNM и WRM приходится использовать п-канальные транзисторы инверторов значительной ширины, что резко увеличивает площадь кристалла ЗЯ.
Рассмотрим способы увеличения SNM, не приводящие к значительному увеличению площади:
1. Изменение управляющего напряжения ключей выборки [9]. Данный способ основан на уменьшении напряжения на активной АШ в режиме чтения и подаче номинального напряжения в режиме записи. В результате, в режиме чтения уменьшается проводимость транзисторов ключей выборки и увеличивается СЯ и SNM. В режиме записи уменьшается РЯ и увеличивается WRM. Основной недостаток данного подхода - чувствительность перечисленных параметров к разбросу пороговых напряжений транзисторов.
2. Использование отрицательного напряжения на РШ в режиме записи [9]. При этом ширина транзисторов выборки задается меньше, чем в предыдущем случае, что увеличивает СЯ и SNM. Для компенсации уменьшения WRM нулевой логический уровень на РШ выбирается отрицательным. Основной недостаток - увеличение уровня перекрестных помех и потребляемой мощности.
3. Управление напряжением питания триггера [9]. Ширина транзистора выборки задается аналогично предыдущему случаю. В режиме записи напряжение питания триггера занижается, что приводит к уменьшению проводимости
открытого ^-канального транзистора триггера, уменьшению PR и увеличению WRM. Основной недостаток - использование двух источников питания.
4. Использование внешней разрядной цепи [9, 10]. К выходу триггера подключается затвор разрядного транзистора, соединенного последовательно с дополнительным транзистором выборки, к которому подключена дополнительная РШ чтения. Такое решение позволяет обеспечить необходимый ток считывания без уменьшения SNM. Основной недостаток - необходимость введения дополнительной пары транзисторов и шин.
5. Управление длительностью выборки [11]. В режиме чтения ключи выборки открываются на меньшее время, чем в режиме записи. В силу инерционности цепи ПОС, изменение напряжения на управляющем узле ИНУН в режиме чтения становится меньше, чем в режиме записи и, следовательно, увеличивается SNM. Основной недостаток - необходимость введения управляемого генератора импульсов.
Запоминающая ячейка с повышенной помехоустойчивостью
Для повышения помехоустойчивости в [4] предложен способ, отличный от способов, рассмотренных выше. Предлагается подключить истоки и-канальных МОП-транзисторов М5 и М7 из состава инверторов триггера к отдельной шине GNDT с повышенным, по сравнению с общей шиной GND, потенциалом (рис. 1). Увеличение SNM
в режиме чтения достигается за счет уменьшения напряжения затвор-исток МОП-транзисторов ключей выборки М3 и М8, что приводит к увеличению их сопротивления в открытом состоянии. Одновременно увеличивается WRM за счет увеличения напряжения переключения инверторов. Увеличения площади ЗЯ при этом не происходит.
В состав исследуемой ЗЯ кроме триггера входит логический элемент «И», выполненный на двух и-канальных транзисторах М1 и М2 и реализующий двухкоординатную выборку для уменьшения потребляемой мощности.
Например, при построении ЗУ, содержащего восьмиразрядную ШД (и2 = 8) и накопитель из шестидесяти четырех пар РШ (и1 = 64), двух-координатная выборка позволяет получить выигрыш п = 3,5 при полном разряде шин (1). При этом напряжение единичного логического уровня на затворах транзисторов выборки меньше, чем для остальной схемы, на величину порогового напряжения пропускающего транзистора М1 логического элемента. В схеме, предложенной в [8] (далее - схема Лиу-Чоу-Ляо), это приводило к увеличению SNM и уменьшению WRM. Применение дополнительной общей шины триггера в предложенной ЗЯ позволило увеличить SNM по сравнению со схемой Лиу-Чоу-Ляо и при этом избежать уменьшения WRM.
Результаты компьютерного моделирования
Для проверки эффективности предложенно-
Рис. 1. Схема ячейки с повышенной помехоустойчивостью
4-
Радиотехника, антенны, СВЧ-устройства
б)
1 1
, т И L Л
1 Ш \\ ^—- т
П 1» 129 I I IП J О
Рис. 2. Модель триггера с разорванной петлей ПОС: а - схема модели триггера; б - результат моделирования
го решения проведено сравнительное моделирование исследуемой ЗЯ и схемы Лиу-Чоу-Ляо с использованием моделей транзисторов, выполненных по МОП-технологии фирмы UMC с проектной нормой 180 нм, в среде Virtuoso Design Environment фирмы Cadence. Схема Лиу-Чоу-Ляо является частным случаем исследуемой ЗЯ при потенциале общей шины триггера, равном потенциалу общей шины ячейки. Поэтому построена схема Лиу-Чоу-Ляо с использованием размеров транзисторов, обеспечивающих достижение характерных параметров ЗЯ из [2, 3] (SNM = 100 мВ, WRM = 600 мВ и /ell = 200 мкА) при нормальных условиях (corner - tt, температура 27 °C) и напряжении питания 1,8 В. После этого проанализирована зависимость параметров схемы от потенциала общей шины триггера при наихудших значениях температуры и комбинациях corner-параметров. Предельные значения температуры выбраны равными границам промышленного диапазона (-40 и 85 °С).
а)
Размеры транзисторов выбраны на основании значений границ областей устойчивости триггера и значений потенциала управляющего узла в различных режимах работы [12]. Для нахождения значений границ проведено моделирование триггера с разорванной петлей ПОС (рис. 2 а) и оценочными геометрическими размерами транзисторов [2, 3]: длина затвора Ь = 180 нм, ширина нагрузочного транзистора Ж = 250 нм, ширины транзисторов ключей выборки и драйвера Ж = Ж = 400 нм. Ширины транзисторов логического элемента выбраны по 300 нм, причем пропускающий транзистор выполнен с малым (0,2 В) пороговым напряжением, в противном случае невозможно обеспечить требуемый разрядный ток ЗЯ.
На рис. 2 б представлены дифференциальные передаточные характеристики исследуемой схемы при различных ширинах транзистора выборки. Аналогичные диаграммы получены при различных ширинах транзисторов драйвера и нагрузочных транзисторов. Границам зоны не-
Рис. 3. Определение коэффициента ячейки: а - схема модели делителя; б - результат моделирования
4
а)
600,0т
Рис. 4. Определение коэффициента нагрузки:
а - схема модели делителя; б - результат моделирования
устойчивости соответствует единичный дифференциальный коэффициент передачи триггера с разорванной петлей ПОС [12]. Оценка границы зоны неустойчивости в режиме записи составляет 1,35 В, а в режиме чтения - 0,5 В.
Значение CR определено по допустимому потенциалу низкого логического уровня (0,5 В) на выходе триггера в режиме чтения путем моделирования делителя напряжения, образованного транзистором выборки и драйвером (рис. 3 а). Результаты моделирования при ширине транзистора выборки, равной 400 нм и ширинах транзистора драйвера, изменяющихся в диапазоне от 240 до 800 нм, представлены на рис. 3 б. Как видно из графика, CR должен быть не менее 0,7.
Для нахождения значения PR, при котором напряжение высокого логического уровня на выходе триггера попадает в область неустойчивости (1,35 В), проведено моделирование делителя напряжения, образованного транзистором выборки и транзистором нагрузки (рис. 4 а). Результаты моделирования при ширине транзистора выборки, равной 250 нм и ширинах транзистора нагрузки, изменяющихся в диапазоне от 250 до 600 нм, представлены на рис. 4 б. Как видно из графика, PR должен быть не более двух.
Для определения ширины транзистора выборки, при которой обеспечивается заданный /е11, проведено моделирование делителя напряжения, изображенного на рис. 3 а, при различной ширине транзистора выборки и заданном коэффициенте ячейки, выбранном равным 0,8. Результаты моделирования при ширине транзистора выборки, изменяющейся в диапазоне от 300 до 700 нм, представлены на рис. 5. Требуемый ток достигается при ширинах транзистора выборки, больших
400 нм. Таким образом, проведенный анализ позволил выбрать следующие параметры транзисторов триггера: W = 250 нм, Wa = Wd = 450 нм.
Для выбранных размеров транзисторов проведено квазистатическое моделирование ЗЯ во временной области. В соответствии с определением, SNM равен напряжению источников смещения V0 и V1 (рис. 6 а), при котором происходит смена состояния триггера. Напряжение источников нарастает линейно от нуля до уровня напряжения питания за время значительно большее, чем длительность процесса переключения триггера, обеспечивая тем самым квазистатический режим моделирования. Источник V3 служит для предварительной установки триггера. При нормальных условиях SNM составил 97 мВ. Полученная зависимость SNM от потенциала общей шины триггера при наихудших условиях (температура 85 °С, параметр comer - fnsp) представлена на рис. 6 б, из которого следует, что рассматриваемый способ позволяет увеличить SNM более чем в пять раз.
у
/
у
Рис. 5. Определение ширины транзистора выборки
Рис. 6. Определение SNM: а - схема модели триггера; б - результат моделирования
Схема модели, использованной для определения WRM, представлена на рис. 7 а. Значение WRM равно потенциалу на входе ЗЯ в момент переключения [3]. При нормальных условиях WRM составил 913 мВ. Полученная зависимость WRM от потенциала общей шины триггера при наихудших условиях (температура -40 °С, параметр corner - snfp) представлена на рис. 7 б, из которого следует, что рассматриваемый способ позволяет увеличить WRM более чем на 15 %.
Схема модели, использованной для определения разрядного тока та же, что и для определения SNM. При этом измеряется ток стока транзистора выборки, который при нормальных условиях составил 192 мкА. Полученная зависимость I от потенциала общей шины триггера при наихудших условиях (температура -40 °С, параметр corner -snfp) представлена на рис. 8, из которого следу-
а)
ет, что при изменении потенциала от 0 до 0,7 В разрядный ток уменьшается в четыре раза. Полученные значения параметров ячейки (SNM, WRM и I ) при нормальных условиях соответствуют характерным значениям для используемой МОП-технологии с разрешением 180 нм [2, 3].
В статье приведены результаты исследования запоминающей ячейки с повышенной помехозащищенностью, схемотехническое решение которой защищено [4]. Проведено сравнительное моделирование с использованием параметров МОП-технологии с проектной нормой 180 нм, показавшее увеличение запаса статической помехоустойчивости более чем в пять раз (до 133 мВ) без уменьшения порога переключения в режиме записи (900 мВ) и без увеличения площади, занимаемой ячейкой на кристалле, по сравнению
б)
920 900 880 > 860 ¿■840 | 820 § 800 780 760 740
0 0.2 0,4 0,6 0.8 Vgnd.V
Рис. 7. Определение WRM: а - схема модели триггера; б - результат моделирования
4
Рис. 8. Определение разрядного тока
с известными схемами [8]. При размерности накопителя 32*32, размерности шины данных 4 бита, половинной амплитуде на разрядных шинах и двухкоординатной выборке потребляемая мощность уменьшилась в 2,5 раза по сравнению с типовыми решениями, и при тактовой частоте 100 МГц составила 45 мкВт.
Работа выполнена в рамках реализации ФЦП «Научные и научно-педагогические кадры инновационной России» на 2009-2013 гг.
список литературы
1. Kang, S.-M. (Steve). CMOS digital integrated circuits: analysis and design [Text] / S.-M. (Steve) Kang, Y. Leblebici; 3rd ed. -McGraw-Hill, 2003. -1945 p.
2. Mukherjee, D. Static Noise Margin Analysis of SRAM Cell for High Speed Application [Text] / D. Mukherjee, H. Kr. Mondal, B.V.R. Reddy // IJCSI International J. of Computer Science Issues. - Sept. 2010. -Vol. 7. -Iss. 5. -P. 175-180.
3. Kang, D.W. A Deep Sub-Micron SRAM Cell Design and Analysis Methodology [Text] / D.W. Kang, Y.-B. I'iini // Proc. of the 44th IEEE 2001 Midwest Symp. on Circuits and Systems. -2001. -Vol. 2. -P. 858-861.
4. Романов, Р.И. Статическая запоминающая ячейка с двумя адресными входами [Текст] / Р.И. Романов, А.С. Коротков // Роспатент. -Свид. № 20011117657 от 03.05.2011.
5. Nii, K. A 90-nm Low-Power 32-kB Embedded SRAM With Gate Leakage Suppression Circuit for Mobile Applications [Text] / K. Nii, Y. Tsukamoto // IEEE J. of Solid-State Circuits. -Apr. 2004. -Vol. 39. -№ 4. -P. 684-693.
6. Reddy, G.M, S. Design and Implementation of 8Kbits Low Power SRAM in 180nm Technology [Text] / S. Reddy G M, P.C. Reddy // Proc. of the International Multi Conf. of Engineers and Computer Scientists. -2009. -Vol. 2. -P. 1545-1552.
7. Рабаи, Ж.М. Цифровые интегральные схемы. Методология проектирования [Текст] / Ж.М. Рабаи, А. Чандракасан, Б. Николич; Под ред. Ч.Г. Содини; Пер. с англ. -М.: Изд. дом «Вильямс», 2007. -911 с.
8. Liu, J. Патент 0080045A1 США, MKHG11C11/00. Robust 8T SRAM cell [Text] / J. Liu, S.-Y. Chou, H.-J. Liao. -№12/238,850 от 01.04.2010.
9. Yamauchi, H. A Discussion on SRAM Circuit Design Trend in Deeper Nanometer-Scale Technologies [Text] / H. Yamauchi // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. -May 2010. -Vol. 18. -№ 5. -P. 763-774.
10. Athe, P. A Comparative Study of 6T, 8T and 9T Decanano SRAM cell [Text] / P. Athe, S. Dasgupta // Proc. of the IEEE Symp. on Industrial Electronics and Applications. -4-6 Oct. 2009. -P. 889-894.
11. Yamaoka, M. A Cell-activation-time Controlled SRAM for Low-voltage Operation in DVFS SoCs Using Dynamic Stability Analysis [Text] / M. Yamaoka, K. Osada, T. Kawahara // Proc. of the 34th European Solid-State Circuits Conf. -15-19 Sept. 2008. -P. 286-289.
12. Agarwal, К. Statistical Analysis of SRAM Cell Stability [Text] / К. Agarwal, S. Nassif // Proc. of the Design Automation Conf. -2006. -43rd ACM/IEEE. -Vol. 5.1. -P. 57-62.
УДК 681.5
Ю.В. Ильюшин
методика расчета оптимального количества нагревательных элементов в зависимости от значений температурного поля
Электрическая туннельная печь конвейерно- трических печей этого типа - дорогостоимость го типа имеет как ряд преимуществ, так и ряд не- в обслуживании энергоресурсами. Так, для на-достатков. Один из основных недостатков элек- калки одного нагревательного элемента расходу-
